JPS63122A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPS63122A JPS63122A JP14436386A JP14436386A JPS63122A JP S63122 A JPS63122 A JP S63122A JP 14436386 A JP14436386 A JP 14436386A JP 14436386 A JP14436386 A JP 14436386A JP S63122 A JPS63122 A JP S63122A
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- semiconductor substrate
- film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000000206 photolithography Methods 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 abstract description 23
- 238000007740 vapor deposition Methods 0.000 abstract description 6
- 239000002390 adhesive tape Substances 0.000 abstract description 5
- 239000011521 glass Substances 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 25
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000001962 electrophoresis Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 210000003141 lower extremity Anatomy 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の電極形成方法に関し、特にリフト
オフ法による電極形成において、半導体基板上の不要部
電極金属のリフトオフ性を改善する方法に関する。
オフ法による電極形成において、半導体基板上の不要部
電極金属のリフトオフ性を改善する方法に関する。
従来、半導体装置の電極形成の一方法として、電極形成
時に、半導体基板の電極形成部以外の領域をレジストで
被覆し、次いで蒸着等によシ全面極形成部以外の領域の
金属膜を除去する、いわゆるり７トオフ法がある。以下
にこれをグラシベーシ四ン型サイリスタを例として詳述
する。まず半導体基板に通常のクエハーグロセスによシ
所定の不純物層を形成する。次いで該半導体基板に熱酸
化によジ所定厚の酸化膜を形成した後、フォトリソグラ
フィによシ所定箇所の酸化膜を除去し、残った酸化膜を
保謀膜として酸化膜除去部のグループエツチングを行い
、溝を形成する。次いで電気泳動法により第３図に示す
ようにガラス層３を形成する。続いてフォトリソグラフ
ィによるハードベークまでを行い、第４図に示すように
、＃−導体基板１に所定形状のレジスト膜４を形成した
後、半導体基板１全面に所定の今加膜を蒸着等により付
着する。しかる後、半導体基板ｌを加熱し、半導体基板
ｌ上のレジスト膜４を分解・蒸発させ、最後に半導体基
板１表面の粘着テープによるビールアウトを行って、第
５図に示すように、半導体基板ｌの所定の箇所に金属膜
５を残す。
時に、半導体基板の電極形成部以外の領域をレジストで
被覆し、次いで蒸着等によシ全面極形成部以外の領域の
金属膜を除去する、いわゆるり７トオフ法がある。以下
にこれをグラシベーシ四ン型サイリスタを例として詳述
する。まず半導体基板に通常のクエハーグロセスによシ
所定の不純物層を形成する。次いで該半導体基板に熱酸
化によジ所定厚の酸化膜を形成した後、フォトリソグラ
フィによシ所定箇所の酸化膜を除去し、残った酸化膜を
保謀膜として酸化膜除去部のグループエツチングを行い
、溝を形成する。次いで電気泳動法により第３図に示す
ようにガラス層３を形成する。続いてフォトリソグラフ
ィによるハードベークまでを行い、第４図に示すように
、＃−導体基板１に所定形状のレジスト膜４を形成した
後、半導体基板１全面に所定の今加膜を蒸着等により付
着する。しかる後、半導体基板ｌを加熱し、半導体基板
ｌ上のレジスト膜４を分解・蒸発させ、最後に半導体基
板１表面の粘着テープによるビールアウトを行って、第
５図に示すように、半導体基板ｌの所定の箇所に金属膜
５を残す。
リフトオフ法による電極形成は、フォトリソグラフイエ
程後しジストエ、ジがシャープであシ、この後蒸着等に
よシ金属膜を付着した時、レジストエツジ部において金
属膜に段切れのあることを条件として成立する技術であ
るが、上述した従来のフォトリソグラフィを用いてのリ
フトオフ法に程での現像切れが悪く、レジストエヤシロ
がシャープでなくだれているので、フォトリングラフイ
エ程後蒸着等によシ金属膜５を付着した時、金属膜５ｒ
ｉ第７図のようにレジストエツジ６においても厚さがう
すくならず、まして段切れは起こさない。このため、テ
ープによるビールアウト時不快部の金属膜が非常に除去
しにくく、ビールアウト作業を数回くシ返さなければな
らず、工数増だけでなく、半導体基板をわる等による歩
留低下を招いていた０ 〔問題点を解決するための手段〕 本発明の半導体装置の電極形成方法は、リフトオフ法に
より半導体基板上へ電極形成を行うフォトリソグラフィ
工程中に無光後ベークを行うことを特徴とする。
程後しジストエ、ジがシャープであシ、この後蒸着等に
よシ金属膜を付着した時、レジストエツジ部において金
属膜に段切れのあることを条件として成立する技術であ
るが、上述した従来のフォトリソグラフィを用いてのリ
フトオフ法に程での現像切れが悪く、レジストエヤシロ
がシャープでなくだれているので、フォトリングラフイ
エ程後蒸着等によシ金属膜５を付着した時、金属膜５ｒ
ｉ第７図のようにレジストエツジ６においても厚さがう
すくならず、まして段切れは起こさない。このため、テ
ープによるビールアウト時不快部の金属膜が非常に除去
しにくく、ビールアウト作業を数回くシ返さなければな
らず、工数増だけでなく、半導体基板をわる等による歩
留低下を招いていた０ 〔問題点を解決するための手段〕 本発明の半導体装置の電極形成方法は、リフトオフ法に
より半導体基板上へ電極形成を行うフォトリソグラフィ
工程中に無光後ベークを行うことを特徴とする。
本発明ｒｉ、リフトオフ法による電極形成のフォトリソ
グラフィ工程中に露光後ベークを行い、現像後のレジス
トエツジをシャープにすることによシ、後の不要部金属
膜のビールアウト性を改善するものである。
グラフィ工程中に露光後ベークを行い、現像後のレジス
トエツジをシャープにすることによシ、後の不要部金属
膜のビールアウト性を改善するものである。
次に本発明について具体的に説明する。
本発明の第１の実施例としてグラシペーシ田ン型丈イリ
スタの電極形成を説明する。前記従来の技術と同様にし
て、半導体基板に所定の不純物層の形成から溝へのガラ
ス層形成までを行う。続いて該半導体基板に通常のフォ
） ＩＪソグラフィによシ露光までを行う。しかる後に
該半導体基板を恒温槽内に入れ、所定条件（１００℃、
１ｈｒ）でべ−りする。ベーク後肢半導体基板の現像を
行う。これによシ第１図に示すように、現像後のレジス
トエツジ６の形状は、露光後ベークの効果によシ非常に
シャープになる。次いで前記従来の技術と同様にして、
フォトリソグラフィ・ハードベークを行った後、蒸着等
によ）金属膜を付着した時、レジストエツジが非常にシ
ャープであるので、第２図に示すように金属膜５ｄレジ
ストエ、ジ部で段切れ７を起こす。したがって、この後
加熱によるレジストの分解・蒸発を行って、粘着テープ
によるビールアウト時、金属膜５はレジスト膜エツジ部
で段切れを起こしているので、不要部金属Ｍｒｉ１回の
ビールアウト作業で容易に除去される。本発明の第２の
実施例として前記露光後ベーク条件を１０５℃、４５分
としても、同様の効果を得られるＯ 〔発明の効果〕 以上説明したように本発明は、フォトリソグラフィを用
いてのリフトオフ法によるサイリスタ・トライアックの
電極形成において、フォトリソグラフィ工程中に露光後
ベータを行うことにより、半導体基板上の不要部金属膜
の粘着テープでのビールアウト除去性を著しく改善する
ことができ、したがって、ビールアウト作業工数を大幅
に低減するとともに、半導体基板のわれ等の減少による
歩留向上を図れる効果がある。
スタの電極形成を説明する。前記従来の技術と同様にし
て、半導体基板に所定の不純物層の形成から溝へのガラ
ス層形成までを行う。続いて該半導体基板に通常のフォ
） ＩＪソグラフィによシ露光までを行う。しかる後に
該半導体基板を恒温槽内に入れ、所定条件（１００℃、
１ｈｒ）でべ−りする。ベーク後肢半導体基板の現像を
行う。これによシ第１図に示すように、現像後のレジス
トエツジ６の形状は、露光後ベークの効果によシ非常に
シャープになる。次いで前記従来の技術と同様にして、
フォトリソグラフィ・ハードベークを行った後、蒸着等
によ）金属膜を付着した時、レジストエツジが非常にシ
ャープであるので、第２図に示すように金属膜５ｄレジ
ストエ、ジ部で段切れ７を起こす。したがって、この後
加熱によるレジストの分解・蒸発を行って、粘着テープ
によるビールアウト時、金属膜５はレジスト膜エツジ部
で段切れを起こしているので、不要部金属Ｍｒｉ１回の
ビールアウト作業で容易に除去される。本発明の第２の
実施例として前記露光後ベーク条件を１０５℃、４５分
としても、同様の効果を得られるＯ 〔発明の効果〕 以上説明したように本発明は、フォトリソグラフィを用
いてのリフトオフ法によるサイリスタ・トライアックの
電極形成において、フォトリソグラフィ工程中に露光後
ベータを行うことにより、半導体基板上の不要部金属膜
の粘着テープでのビールアウト除去性を著しく改善する
ことができ、したがって、ビールアウト作業工数を大幅
に低減するとともに、半導体基板のわれ等の減少による
歩留向上を図れる効果がある。
第１図は本発明の第１の実施例におけるフォトリソグラ
フィ工程・現像後の半導体基板−部拡大略断面図、第２
図は、本発明の第１の実施例における蒸着等による金属
膜付着後の半導体基板−部拡大略断面図、第３図は溝へ
のガラス層形成後の半導体基板主面−部略断面図、第４
図はりソゲラフイエ程後の半導体基板主面−部所面図、
第５図は粘着テープによるビールアウト後の半導体基板
主面−部所面図、第６図は従来のフォトリソグラフィ工
程・現像後の半導体基板−部拡大略断面図、第７図は従
来の蒸着等による金属膜付着後の半導体基板−部拡大略
断面図である。 ｌ・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・ガラス層、４・・・・・・レジスト膜、５
・・・・・・金属膜、６・・・・・・レジストエツジ、
７・・・・・・金属膜段切れ。 （・ ・ 区
フィ工程・現像後の半導体基板−部拡大略断面図、第２
図は、本発明の第１の実施例における蒸着等による金属
膜付着後の半導体基板−部拡大略断面図、第３図は溝へ
のガラス層形成後の半導体基板主面−部略断面図、第４
図はりソゲラフイエ程後の半導体基板主面−部所面図、
第５図は粘着テープによるビールアウト後の半導体基板
主面−部所面図、第６図は従来のフォトリソグラフィ工
程・現像後の半導体基板−部拡大略断面図、第７図は従
来の蒸着等による金属膜付着後の半導体基板−部拡大略
断面図である。 ｌ・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・ガラス層、４・・・・・・レジスト膜、５
・・・・・・金属膜、６・・・・・・レジストエツジ、
７・・・・・・金属膜段切れ。 （・ ・ 区
Claims (1)
- リフトオフ法により半導体基板上へ電極形成を行うフォ
トリソグラフィ工程中に露光後ベークを行うことを特徴
とする半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436386A JPS63122A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436386A JPS63122A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122A true JPS63122A (ja) | 1988-01-05 |
Family
ID=15360364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14436386A Pending JPS63122A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020184410A1 (ja) | 2019-03-11 | 2020-09-17 | 花王株式会社 | 変異プロテアーゼ |
-
1986
- 1986-06-19 JP JP14436386A patent/JPS63122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020184410A1 (ja) | 2019-03-11 | 2020-09-17 | 花王株式会社 | 変異プロテアーゼ |
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