JPS62198163A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62198163A JPS62198163A JP4120686A JP4120686A JPS62198163A JP S62198163 A JPS62198163 A JP S62198163A JP 4120686 A JP4120686 A JP 4120686A JP 4120686 A JP4120686 A JP 4120686A JP S62198163 A JPS62198163 A JP S62198163A
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- 239000010410 layer Substances 0.000 claims abstract description 65
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶ディスプレイの画素表示のスイッチング
等に使用するための薄膜トランジスタに関するものであ
る。
等に使用するための薄膜トランジスタに関するものであ
る。
従来の技術
近年、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓ−ｔｏｒ：以下ＴＦＴと呼ぶ）は、液晶ドツト
マトリクス表示の画素表示スイッチンク１素子として、
開発されており、液晶表示としてコントラスト比の大き
な良質な画像を得られることで注目されている。
ｎｓｉｓ−ｔｏｒ：以下ＴＦＴと呼ぶ）は、液晶ドツト
マトリクス表示の画素表示スイッチンク１素子として、
開発されており、液晶表示としてコントラスト比の大き
な良質な画像を得られることで注目されている。
以下図面を参照しながら、上述した従来のＴＰＴの一例
について説明する。
について説明する。
第５図は、従来のセルフアライメントされたＴＰＴの断
面図を示すものである。第５図において１は透明絶縁基
板、２はゲート電極、３はゲート絶縁体層、４は半導体
層、５は保護絶縁体層、６は不純物がドーピングされた
半導体層、７はソース・ドレイン電極である。この断面
構造を形成するために、第６図で示すように保護絶縁体
層をパターニングするためのレジスト９を除去せずに、
不純物をドーピングした半導体層６ （今の場合、半導
体層４がａ−５ｉで形成されるため、この膜は、一般に
ｎ”ａ−５ｉ層と呼ばれている。以下、半導体層４をａ
−３ｉ、不純物層６をｎ″ａ −Ｓｉの場合に限って説
明する）とソース・ドレイン電極７となる金属を連続し
て形成した後、レジスト９をリフトオフ（レジスト部分
だけ除去する工程）し、第５図のＴＰＴを形成する。こ
れにより、ＴＰＴのゲートチャネル上のソース・ドレイ
ン７のパターンニングが、セルフアライメントに出来る
。
面図を示すものである。第５図において１は透明絶縁基
板、２はゲート電極、３はゲート絶縁体層、４は半導体
層、５は保護絶縁体層、６は不純物がドーピングされた
半導体層、７はソース・ドレイン電極である。この断面
構造を形成するために、第６図で示すように保護絶縁体
層をパターニングするためのレジスト９を除去せずに、
不純物をドーピングした半導体層６ （今の場合、半導
体層４がａ−５ｉで形成されるため、この膜は、一般に
ｎ”ａ−５ｉ層と呼ばれている。以下、半導体層４をａ
−３ｉ、不純物層６をｎ″ａ −Ｓｉの場合に限って説
明する）とソース・ドレイン電極７となる金属を連続し
て形成した後、レジスト９をリフトオフ（レジスト部分
だけ除去する工程）し、第５図のＴＰＴを形成する。こ
れにより、ＴＰＴのゲートチャネル上のソース・ドレイ
ン７のパターンニングが、セルフアライメントに出来る
。
（たとえば、特開昭５９−１１３６６７号公報）発明が
解決しようとする問題点 しかしながら上記のような構成では、レジストのリフト
オフ工程を使用するため、ｎ＋層の成膜を低温（１００
〜１５０℃）で行なう必要がある。したがってリフトオ
フ後、高温（ａ −３ｉの成膜温度以下）でアニール処
理を行ない、特性の安定化をする必要がある。第２に、
レジストの硬化の程度により、リフトオフ出来なくなる
こともあり、チャンネルショートの不良の原因になる。
解決しようとする問題点 しかしながら上記のような構成では、レジストのリフト
オフ工程を使用するため、ｎ＋層の成膜を低温（１００
〜１５０℃）で行なう必要がある。したがってリフトオ
フ後、高温（ａ −３ｉの成膜温度以下）でアニール処
理を行ない、特性の安定化をする必要がある。第２に、
レジストの硬化の程度により、リフトオフ出来なくなる
こともあり、チャンネルショートの不良の原因になる。
本発明は上記問題点に鑑み、リフトオフ工程を経ること
なく、ゲートチャネル上のソース・ドレイン電極のバタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。
なく、ゲートチャネル上のソース・ドレイン電極のバタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。
問題点を解決するための手段
上記問題点を解決するために本発明は、チャネル上の保
護絶縁体層５の段差をｎ゛層６第１金属層７がステップ
カバレッジ出来ないことを利用して、第１金属層７をマ
スクにして、ｎ″層６よび半導体Ｎ４を同一形状にバタ
ーニングすることを特徴とする。しかも半導体Ｎ４のゲ
ートチャネル上の保護層５、ゲート電極２でセルフアラ
イメントされていることを利用して、第１金属７をマス
クにｎ゛層６よび半導体層４をバターニングしたとき、
ソース・ドレイン第１電極を構成出来ることを特徴とし
ている。
護絶縁体層５の段差をｎ゛層６第１金属層７がステップ
カバレッジ出来ないことを利用して、第１金属層７をマ
スクにして、ｎ″層６よび半導体Ｎ４を同一形状にバタ
ーニングすることを特徴とする。しかも半導体Ｎ４のゲ
ートチャネル上の保護層５、ゲート電極２でセルフアラ
イメントされていることを利用して、第１金属７をマス
クにｎ゛層６よび半導体層４をバターニングしたとき、
ソース・ドレイン第１電極を構成出来ることを特徴とし
ている。
作用
本発明は上記した工程による構成をとるため、チャネル
上にレジストを残して、ｎ”ｉ６およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、ｎ゛層と第１金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光じゃへいにもなり
、ａ−Ｓｉ層４への光の影響を軽減することが出来る。
上にレジストを残して、ｎ”ｉ６およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、ｎ゛層と第１金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光じゃへいにもなり
、ａ−Ｓｉ層４への光の影響を軽減することが出来る。
実施例
以下本発明の一実施例のＴＰＴ構造を形成するためのプ
ロセスについて、図面を参照しながら説明する。第１図
は本発明の一実施例におけるＴＰＴの断面構造を示すも
のである。第１図において、２はゲート電極、３はゲー
ト絶縁体層、４は半導体層（今の場合ａ−５ｔ層）、５
は保護絶縁体層、６はオーミック接触のための不純物を
ドーピングした半導体層（今の場合ｎ″ａ −５ｉＮ）
、７は第１金属、８はソース・ドレイン電極のための
第２金属である。
ロセスについて、図面を参照しながら説明する。第１図
は本発明の一実施例におけるＴＰＴの断面構造を示すも
のである。第１図において、２はゲート電極、３はゲー
ト絶縁体層、４は半導体層（今の場合ａ−５ｔ層）、５
は保護絶縁体層、６はオーミック接触のための不純物を
ドーピングした半導体層（今の場合ｎ″ａ −５ｉＮ）
、７は第１金属、８はソース・ドレイン電極のための
第２金属である。
以上のように構成されたＴ Ｆ ’１’の形成プロセス
について、以下第２図から第４図までの図面を用いて説
明する。
について、以下第２図から第４図までの図面を用いて説
明する。
第２図は、第１の工程で、ゲート電極２が形成されてい
る透明絶縁基板１上に、プラズマＣＶＤ法等により、ゲ
ート絶縁体層３、半導体Ｎ４および、保護絶縁体層５の
三層を成膜する。次に第２の工程で、ポジレジストを塗
布し透明絶縁基板１の裏面から光を照射し、ゲート電極
２と同一形状のパターンニングを保護絶縁体層５に施こ
す。それを第３図に示す。さらに第３の工程で、レジス
ト除去後、ｎ″層６よび第１金属層７を成膜する。この
とき第４図に示す如く、ＴＰＴのチャンネル部分になる
保護絶縁体層５のバターニングされた断差ｌＯでは、ｎ
°層６あるいは第１金属層７がカバー出来ない状態を実
現出来るので、これを利用して、第４の工程で、第１金
属層７を所定の形状にバターニングして、それをマスク
にして、ｎ″Ｎ６およびａ −５ｉｌｌ ４を晶化する
。したがってこの第４の工程で、第１金属７によるソー
ス・ドレイン電極が形成されることになる。最後に、Ａ
Ｉなどを用いて、配線用のためのソース・ドレイン電極
３ａ、ｂを形成して、第１図に見るようなＴＰＴ構成を
実現する。
る透明絶縁基板１上に、プラズマＣＶＤ法等により、ゲ
ート絶縁体層３、半導体Ｎ４および、保護絶縁体層５の
三層を成膜する。次に第２の工程で、ポジレジストを塗
布し透明絶縁基板１の裏面から光を照射し、ゲート電極
２と同一形状のパターンニングを保護絶縁体層５に施こ
す。それを第３図に示す。さらに第３の工程で、レジス
ト除去後、ｎ″層６よび第１金属層７を成膜する。この
とき第４図に示す如く、ＴＰＴのチャンネル部分になる
保護絶縁体層５のバターニングされた断差ｌＯでは、ｎ
°層６あるいは第１金属層７がカバー出来ない状態を実
現出来るので、これを利用して、第４の工程で、第１金
属層７を所定の形状にバターニングして、それをマスク
にして、ｎ″Ｎ６およびａ −５ｉｌｌ ４を晶化する
。したがってこの第４の工程で、第１金属７によるソー
ス・ドレイン電極が形成されることになる。最後に、Ａ
Ｉなどを用いて、配線用のためのソース・ドレイン電極
３ａ、ｂを形成して、第１図に見るようなＴＰＴ構成を
実現する。
発明の効果
以上のように本発明は、チャネル上の絶縁保護層の断差
部を利用して、第１金属層をマスクにして、ｎ″層およ
び半導体層を同一形状にバターニングすることにより−
、ソース・ドレイン電極をセルフアライメントに形成出
来る構成を取る、また、それと同時にチャネル上に光じ
ゃへいを形成することも出来る。
部を利用して、第１金属層をマスクにして、ｎ″層およ
び半導体層を同一形状にバターニングすることにより−
、ソース・ドレイン電極をセルフアライメントに形成出
来る構成を取る、また、それと同時にチャネル上に光じ
ゃへいを形成することも出来る。
第１図は本発明の実施例におけるＴＰＴの断面構造図、
第２図から第４図は、第１図で示した′ｒＦＴ作成のた
めの工程断面図、第５図は従来例のＴＰＴ断面図、第６
図は第５図のＴＰＴの作成工程の一部を示した断面図で
ある。 １・・・・・・透明絶縁基板、２・・・・・・ゲート電
極、３・・・・・・ゲート絶縁体層、４・・・・・・半
導体層（ａ−Ｓｉ）、５・・・・・・保護絶縁体層、６
・・・・・・不純物をドーピングした半導体層（ｎ”
ａ −５ｉ） 、？・・・・・・第１金属、８ａ、ｂ・
・・・・・ソース・ドレイン電極、９・・・・・・ポジ
レジスト。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 ノーｒ可ノ生
第２図から第４図は、第１図で示した′ｒＦＴ作成のた
めの工程断面図、第５図は従来例のＴＰＴ断面図、第６
図は第５図のＴＰＴの作成工程の一部を示した断面図で
ある。 １・・・・・・透明絶縁基板、２・・・・・・ゲート電
極、３・・・・・・ゲート絶縁体層、４・・・・・・半
導体層（ａ−Ｓｉ）、５・・・・・・保護絶縁体層、６
・・・・・・不純物をドーピングした半導体層（ｎ”
ａ −５ｉ） 、？・・・・・・第１金属、８ａ、ｂ・
・・・・・ソース・ドレイン電極、９・・・・・・ポジ
レジスト。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 ノーｒ可ノ生
Claims (1)
- 透明絶縁基板上に、ゲート電極、ゲート絶縁体層、半導
体層、保護用の絶縁体層およびソース・ドレイン電極が
形成されており、前記半導体層が、オーミック接触のた
めに不純物をドーピングした半導体層と、第１金属層と
で、同一形状にパターニングされており、前記半導体層
のゲートチャネル上の保護層が、ゲート電極でセルフア
ライメントされていることを特徴とする薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041206A JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041206A JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198163A true JPS62198163A (ja) | 1987-09-01 |
| JPH0630360B2 JPH0630360B2 (ja) | 1994-04-20 |
Family
ID=12601935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041206A Expired - Fee Related JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072447A (ja) * | 2005-08-12 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその作製方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187369A (ja) * | 1985-02-15 | 1986-08-21 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
-
1986
- 1986-02-26 JP JP61041206A patent/JPH0630360B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187369A (ja) * | 1985-02-15 | 1986-08-21 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072447A (ja) * | 2005-08-12 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその作製方法 |
| JP2013238882A (ja) * | 2005-08-12 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630360B2 (ja) | 1994-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |