JPH0630360B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0630360B2 JPH0630360B2 JP61041206A JP4120686A JPH0630360B2 JP H0630360 B2 JPH0630360 B2 JP H0630360B2 JP 61041206 A JP61041206 A JP 61041206A JP 4120686 A JP4120686 A JP 4120686A JP H0630360 B2 JPH0630360 B2 JP H0630360B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶ディスプレイの画素表示のスイッチング
等に使用するための薄膜トランジスタに関するものであ
る。
等に使用するための薄膜トランジスタに関するものであ
る。
従来の技術 近年、薄膜トランジスタ(Thin Film Transistor:以下
TFTと呼ぶ)は、液晶ドットマトリクス表示の画素表
示スイッチング素子として、開発されており、液晶表示
としてコントラスト比の大きな良質な画像を得られるこ
とで注目されている。
TFTと呼ぶ)は、液晶ドットマトリクス表示の画素表
示スイッチング素子として、開発されており、液晶表示
としてコントラスト比の大きな良質な画像を得られるこ
とで注目されている。
以下図面を参照しながら、上述した従来のTFTの一例
について説明する。
について説明する。
第5図は、従来のセルフアライメントされたTFTの断
面図を示すものである。第5図において1は透明絶縁基
板、2はゲート電極、3はゲート絶縁体層、4は半導体
層、5は保護絶縁体層、6は不純物ドーピングされた半
導体層、7はソース・ドレイン電極である。この断面構
造を形成するために、第6図で示すように保護絶縁体層
をパターニングするためのレジスト9を除去せずに、不
純物をドーピングした半導体層6(今の場合、半導体層
4がa−Siで形成されるため、この膜は、一般にn+a
−Si層と呼ばれている。以下、半導体層4をa−Si、不
純物層6をn+a−Siの場合に限って説明する)とソー
ス・ドレイン電極7となる金属を連続して形成した後、
レジスト9をリフトオフ(レジスト部分だけ除去する工
程)し、第5図のTFTを形成する。これにより、TF
Tのゲートチャネル上のソース・ドレイン7のパターニ
ングが、セルフアライメントに出来る。
面図を示すものである。第5図において1は透明絶縁基
板、2はゲート電極、3はゲート絶縁体層、4は半導体
層、5は保護絶縁体層、6は不純物ドーピングされた半
導体層、7はソース・ドレイン電極である。この断面構
造を形成するために、第6図で示すように保護絶縁体層
をパターニングするためのレジスト9を除去せずに、不
純物をドーピングした半導体層6(今の場合、半導体層
4がa−Siで形成されるため、この膜は、一般にn+a
−Si層と呼ばれている。以下、半導体層4をa−Si、不
純物層6をn+a−Siの場合に限って説明する)とソー
ス・ドレイン電極7となる金属を連続して形成した後、
レジスト9をリフトオフ(レジスト部分だけ除去する工
程)し、第5図のTFTを形成する。これにより、TF
Tのゲートチャネル上のソース・ドレイン7のパターニ
ングが、セルフアライメントに出来る。
(たとえば特開昭59−113667号公報) 発明が解決しようとする問題点 しかしながら上記のような構成では、レジストのリフト
オフ工程を使用するため、n+層の成膜を低温(100 〜
150℃)で行なう必要がある。したがってリフトオフ
後、高温(a−Siの成膜温度以下)でアニール処理を行
ない、特性の安定化をする必要がある。第2に、レジス
トの硬化の程度により、リフトオフ出来なくなることも
あり、チャンネルショートの不良の原因になる。
オフ工程を使用するため、n+層の成膜を低温(100 〜
150℃)で行なう必要がある。したがってリフトオフ
後、高温(a−Siの成膜温度以下)でアニール処理を行
ない、特性の安定化をする必要がある。第2に、レジス
トの硬化の程度により、リフトオフ出来なくなることも
あり、チャンネルショートの不良の原因になる。
本発明は上記問題点に鑑み、リフトオフ工程を経ること
なく、ゲートチャネル上のソース・ドレイン電極のパタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。
なく、ゲートチャネル上のソース・ドレイン電極のパタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。
問題点を解決するための手段 上記問題点を解決するために本発明は、チャネル上の保
護絶縁体層5の段差をn+層6、第1金属層7がステッ
プカバレッジ出来ないことを利用して、第1金属層7を
マクスにして、n+層6および半導体層4を同一形状に
パターニングすることを特徴とする。しかも半導体層4
のゲートチャネル上の保護層5、ゲート電極2でセルフ
アライメントされていることを利用して、第1金属7を
マスクにn+層6および半導体層4をパターニングした
とき、ソース・ドレイン第1電極を構成出来ることを特
徴としている。
護絶縁体層5の段差をn+層6、第1金属層7がステッ
プカバレッジ出来ないことを利用して、第1金属層7を
マクスにして、n+層6および半導体層4を同一形状に
パターニングすることを特徴とする。しかも半導体層4
のゲートチャネル上の保護層5、ゲート電極2でセルフ
アライメントされていることを利用して、第1金属7を
マスクにn+層6および半導体層4をパターニングした
とき、ソース・ドレイン第1電極を構成出来ることを特
徴としている。
作用 本発明は上記した工程による構成をとるため、チャネル
上にレジストを残して、n+層6およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、n+層と第1金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光しゃへいにもな
り、a−Si層4への光の影響を軽減することが出来る。
上にレジストを残して、n+層6およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、n+層と第1金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光しゃへいにもな
り、a−Si層4への光の影響を軽減することが出来る。
実施例 以下本発明の一実施例のTFT構造を形成するためのプ
ロセスについて、図面を参照しながら説明する。第1図
は本発明の一実施例におけるTFTの断面構造を示すも
のである。第1図において、2はゲート電極、3はゲー
ト絶縁体層、4は半導体層(今の場合a−Si層)、5は
保護絶縁体層、6はオーミック接触のための不純物をド
ーピングした半導体層(今の場合n+a−Si層)、7は
第1金属、8はソース・ドレイン電極のための第2金属
である。
ロセスについて、図面を参照しながら説明する。第1図
は本発明の一実施例におけるTFTの断面構造を示すも
のである。第1図において、2はゲート電極、3はゲー
ト絶縁体層、4は半導体層(今の場合a−Si層)、5は
保護絶縁体層、6はオーミック接触のための不純物をド
ーピングした半導体層(今の場合n+a−Si層)、7は
第1金属、8はソース・ドレイン電極のための第2金属
である。
以上のように構成されたTFTの形成プロセスについ
て、以下第2図から第4図までの図面を用いて説明す
る。
て、以下第2図から第4図までの図面を用いて説明す
る。
第2図は、第1の工程で、ゲート電極2が形成されてい
る透明絶縁基板1上に、プラズマCVD法等により、ゲ
ート絶縁体層3、半導体層4および、保護絶縁体層5の
三層を成膜する。次に第2の工程で、ポジレジストを塗
布し透明絶縁基板1の裏面から光を照射し、ゲート電極
2と同一形状のパターニングを保護絶縁体層5に施こ
す。それを第3図に示す。さらに第3の工程で、レジス
ト除去後、n+層6および第1金属層7を成膜する。こ
のとき第4図に示す如く、TFTのチャンネル部分にな
る保護絶縁体層5のパターニングされた段差では、n+
層6あるいは第1金属層7がカバー出来ない状態を実現
できる。このn+層6は段切れしたり、カバレッジした
りする。しかし、第1金属層7は確実に段切れする。こ
の現象を利用して、第4の工程でレジストを用いて第1
金属層7を所定の形状にパターニングし、レジスト除去
後、n+層6は、a−Si層4を第1金属層をマスクにし
て、保護絶縁体層の端面についたn+層6を除去し、島
化する。したがって、この第4の工程で、第1金属7に
よるソース・ドレイン電極が形成されることになる。最
後にAlなどを用いて、配線用のためのソース・ドレイン
電極8a,bを形成して、第1図に見るようなTFT構
成を実現する。
る透明絶縁基板1上に、プラズマCVD法等により、ゲ
ート絶縁体層3、半導体層4および、保護絶縁体層5の
三層を成膜する。次に第2の工程で、ポジレジストを塗
布し透明絶縁基板1の裏面から光を照射し、ゲート電極
2と同一形状のパターニングを保護絶縁体層5に施こ
す。それを第3図に示す。さらに第3の工程で、レジス
ト除去後、n+層6および第1金属層7を成膜する。こ
のとき第4図に示す如く、TFTのチャンネル部分にな
る保護絶縁体層5のパターニングされた段差では、n+
層6あるいは第1金属層7がカバー出来ない状態を実現
できる。このn+層6は段切れしたり、カバレッジした
りする。しかし、第1金属層7は確実に段切れする。こ
の現象を利用して、第4の工程でレジストを用いて第1
金属層7を所定の形状にパターニングし、レジスト除去
後、n+層6は、a−Si層4を第1金属層をマスクにし
て、保護絶縁体層の端面についたn+層6を除去し、島
化する。したがって、この第4の工程で、第1金属7に
よるソース・ドレイン電極が形成されることになる。最
後にAlなどを用いて、配線用のためのソース・ドレイン
電極8a,bを形成して、第1図に見るようなTFT構
成を実現する。
発明の効果 以上のように本発明は、チャネル上の絶縁保護層の断差
部を利用して、第1金属層をマスクにして、n+層およ
び半導体層を同一形状にパターニングすることにより、
ソース・ドレイン電極をセルフアライメントに形成出来
る構成を取る、また、それと同時にチャネル上に光しゃ
へいを形成することも出来る。
部を利用して、第1金属層をマスクにして、n+層およ
び半導体層を同一形状にパターニングすることにより、
ソース・ドレイン電極をセルフアライメントに形成出来
る構成を取る、また、それと同時にチャネル上に光しゃ
へいを形成することも出来る。
第1図は本発明の実施例におけるTFTの断面構造図、
第2図から第4図は、第1図で示したTFT作成のため
の工程断面図、第5図は従来例のTFT断面図、第6図
は第5図のTFTの作成工程の一部を示した断面図であ
る。 1……透明絶縁基板、2……ゲート電極、3……ゲート
絶縁体層、4……半導体層(a−Si)、5……保護絶縁
体層、6……不純物をドーピングした半導体層(n+a
−Si)、7……第1金属、8a,b……ソース・ドレイ
ン電極、9……ポジレジスト。
第2図から第4図は、第1図で示したTFT作成のため
の工程断面図、第5図は従来例のTFT断面図、第6図
は第5図のTFTの作成工程の一部を示した断面図であ
る。 1……透明絶縁基板、2……ゲート電極、3……ゲート
絶縁体層、4……半導体層(a−Si)、5……保護絶縁
体層、6……不純物をドーピングした半導体層(n+a
−Si)、7……第1金属、8a,b……ソース・ドレイ
ン電極、9……ポジレジスト。
Claims (1)
- 【請求項1】透明絶縁基板上に、ゲート電極をパターニ
ングする工程と、ゲート絶縁体層、半導体層、保護絶縁
体層を製膜する工程と、ポジレジストを形成し前記ゲー
ト電極をマスクにして前記透明絶縁基板の裏面から露光
することによって前記保護絶縁体層をパターニングする
工程と、前記ポジレジストを除去した後、不純物を含ん
だ半導体層及び第1の金属層を製膜する工程と、前記第
1の金属層を保護絶縁体層上及び薄膜トランジスタとし
てソース・ドレイン電極になる部分にパターニングし、
前記不純物を含んだ半導体層および前記半導体層を連続
してパターニングする工程と、前記パターニングされた
保護絶縁体層の端面の前記第1金属の断切れ利用して、
前記端面の不純物半導体層を除去する工程と、第2の金
属を製膜パターニングしてソース・ドレイン電極を形成
する工程を含むことを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61041206A JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61041206A JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62198163A JPS62198163A (ja) | 1987-09-01 |
JPH0630360B2 true JPH0630360B2 (ja) | 1994-04-20 |
Family
ID=12601935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61041206A Expired - Fee Related JPH0630360B2 (ja) | 1986-02-26 | 1986-02-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0630360B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7576359B2 (en) * | 2005-08-12 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0691105B2 (ja) * | 1985-02-15 | 1994-11-14 | 株式会社日立製作所 | 薄膜トランジスタの製造方法 |
-
1986
- 1986-02-26 JP JP61041206A patent/JPH0630360B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS62198163A (ja) | 1987-09-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |