JPH0630360B2 - Method of manufacturing thin film transistor - Google Patents
Method of manufacturing thin film transistorInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、液晶ディスプレイの画素表示のスイッチング
等に使用するための薄膜トランジスタに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor for use in switching pixel display of a liquid crystal display.
従来の技術 近年、薄膜トランジスタ（Thin Film Transistor：以下
ＴＦＴと呼ぶ）は、液晶ドットマトリクス表示の画素表
示スイッチング素子として、開発されており、液晶表示
としてコントラスト比の大きな良質な画像を得られるこ
とで注目されている。2. Description of the Related Art In recent years, a thin film transistor (hereinafter referred to as TFT) has been developed as a pixel display switching element for liquid crystal dot matrix display, and it is noted that a high quality image with a large contrast ratio can be obtained as a liquid crystal display. Has been done.
以下図面を参照しながら、上述した従来のＴＦＴの一例
について説明する。An example of the above-described conventional TFT will be described below with reference to the drawings.
第５図は、従来のセルフアライメントされたＴＦＴの断
面図を示すものである。第５図において１は透明絶縁基
板、２はゲート電極、３はゲート絶縁体層、４は半導体
層、５は保護絶縁体層、６は不純物ドーピングされた半
導体層、７はソース・ドレイン電極である。この断面構
造を形成するために、第６図で示すように保護絶縁体層
をパターニングするためのレジスト９を除去せずに、不
純物をドーピングした半導体層６（今の場合、半導体層
４がａ−Siで形成されるため、この膜は、一般にｎ＋ａ
−Si層と呼ばれている。以下、半導体層４をａ−Si、不
純物層６をｎ＋ａ−Siの場合に限って説明する）とソー
ス・ドレイン電極７となる金属を連続して形成した後、
レジスト９をリフトオフ（レジスト部分だけ除去する工
程）し、第５図のＴＦＴを形成する。これにより、ＴＦ
Ｔのゲートチャネル上のソース・ドレイン７のパターニ
ングが、セルフアライメントに出来る。FIG. 5 is a sectional view of a conventional self-aligned TFT. In FIG. 5, 1 is a transparent insulating substrate, 2 is a gate electrode, 3 is a gate insulator layer, 4 is a semiconductor layer, 5 is a protective insulator layer, 6 is an impurity-doped semiconductor layer, and 7 is a source / drain electrode. is there. In order to form this cross-sectional structure, as shown in FIG. 6, without removing the resist 9 for patterning the protective insulator layer, the impurity-doped semiconductor layer 6 (in this case, the semiconductor layer 4 is a Since it is formed of -Si, this film is generally n + a
-It is called Si layer. Hereinafter, description will be given only in the case where the semiconductor layer 4 is a-Si and the impurity layer 6 is n + a-Si) and a metal to be the source / drain electrodes 7 are continuously formed,
The resist 9 is lifted off (step of removing only the resist portion) to form the TFT of FIG. As a result, TF
The source / drain 7 on the T gate channel can be patterned by self-alignment.
（たとえば特開昭59−113667号公報） 発明が解決しようとする問題点 しかしながら上記のような構成では、レジストのリフト
オフ工程を使用するため、ｎ＋層の成膜を低温（100 〜
150℃）で行なう必要がある。したがってリフトオフ
後、高温（ａ−Siの成膜温度以下）でアニール処理を行
ない、特性の安定化をする必要がある。第２に、レジス
トの硬化の程度により、リフトオフ出来なくなることも
あり、チャンネルショートの不良の原因になる。(For example, Japanese Unexamined Patent Publication No. 59-113667) Problems to be Solved by the Invention However, in the above-described structure, since the resist lift-off process is used, the n + layer is formed at a low temperature (100 to 100).
It must be done at 150 ℃. Therefore, after lift-off, it is necessary to perform annealing treatment at a high temperature (below the film forming temperature of a-Si) to stabilize the characteristics. Secondly, lift-off may not be possible depending on the degree of hardening of the resist, which may cause a channel short.
本発明は上記問題点に鑑み、リフトオフ工程を経ること
なく、ゲートチャネル上のソース・ドレイン電極のパタ
ーニングを、セルフアライメント出来る構造を提供する
ものである。In view of the above problems, the present invention provides a structure capable of self-aligning patterning of source / drain electrodes on a gate channel without performing a lift-off process.
問題点を解決するための手段 上記問題点を解決するために本発明は、チャネル上の保
護絶縁体層５の段差をｎ＋層６、第１金属層７がステッ
プカバレッジ出来ないことを利用して、第１金属層７を
マクスにして、ｎ＋層６および半導体層４を同一形状に
パターニングすることを特徴とする。しかも半導体層４
のゲートチャネル上の保護層５、ゲート電極２でセルフ
アライメントされていることを利用して、第１金属７を
マスクにｎ＋層６および半導体層４をパターニングした
とき、ソース・ドレイン第１電極を構成出来ることを特
徴としている。Means for Solving the Problems In order to solve the above problems, the present invention utilizes that the step of the protective insulator layer 5 on the channel cannot be step-covered by the n + layer 6 and the first metal layer 7. Then, using the first metal layer 7 as a mask, the n + layer 6 and the semiconductor layer 4 are patterned into the same shape. Moreover, the semiconductor layer 4
When the n + layer 6 and the semiconductor layer 4 are patterned using the first metal 7 as a mask by utilizing the self-alignment of the protective layer 5 on the gate channel and the gate electrode 2, the source / drain first electrode It is characterized by being able to configure.
作用 本発明は上記した工程による構成をとるため、チャネル
上にレジストを残して、ｎ＋層６およびソース・ドレイ
ン電極のリフトオフ工程を経ることなしに、セルフアラ
イメントが可能になる。また、チャネル上の保護層の断
差を利用して、ｎ＋層と第１金属層がステップカバレッ
ジ出来ないために、自動的に、ソース・ドレイン電極が
構成されるとともに、チャネル上の光しゃへいにもな
り、ａ−Si層４への光の影響を軽減することが出来る。Action Since the present invention has the above-described configuration, self-alignment is possible without leaving the resist on the channel and performing the lift-off process of the n + layer 6 and the source / drain electrodes. Further, since the n + layer and the first metal layer cannot be step-covered by utilizing the gap of the protective layer on the channel, the source / drain electrodes are automatically configured and the optical shield on the channel is formed. Also, the influence of light on the a-Si layer 4 can be reduced.
実施例 以下本発明の一実施例のＴＦＴ構造を形成するためのプ
ロセスについて、図面を参照しながら説明する。第１図
は本発明の一実施例におけるＴＦＴの断面構造を示すも
のである。第１図において、２はゲート電極、３はゲー
ト絶縁体層、４は半導体層（今の場合ａ−Si層）、５は
保護絶縁体層、６はオーミック接触のための不純物をド
ーピングした半導体層（今の場合ｎ＋ａ−Si層）、７は
第１金属、８はソース・ドレイン電極のための第２金属
である。Example A process for forming a TFT structure according to an example of the present invention will be described below with reference to the drawings. FIG. 1 shows a sectional structure of a TFT in one embodiment of the present invention. In FIG. 1, 2 is a gate electrode, 3 is a gate insulator layer, 4 is a semiconductor layer (in this case, an a-Si layer), 5 is a protective insulator layer, and 6 is a semiconductor doped with impurities for ohmic contact. Layer (n + a-Si layer in this case), 7 is the first metal, and 8 is the second metal for the source / drain electrodes.
以上のように構成されたＴＦＴの形成プロセスについ
て、以下第２図から第４図までの図面を用いて説明す
る。The process of forming the TFT configured as described above will be described below with reference to FIGS. 2 to 4.
第２図は、第１の工程で、ゲート電極２が形成されてい
る透明絶縁基板１上に、プラズマＣＶＤ法等により、ゲ
ート絶縁体層３、半導体層４および、保護絶縁体層５の
三層を成膜する。次に第２の工程で、ポジレジストを塗
布し透明絶縁基板１の裏面から光を照射し、ゲート電極
２と同一形状のパターニングを保護絶縁体層５に施こ
す。それを第３図に示す。さらに第３の工程で、レジス
ト除去後、ｎ＋層６および第１金属層７を成膜する。こ
のとき第４図に示す如く、ＴＦＴのチャンネル部分にな
る保護絶縁体層５のパターニングされた段差では、ｎ+
層６あるいは第１金属層７がカバー出来ない状態を実現
できる。このｎ+層６は段切れしたり、カバレッジした
りする。しかし、第１金属層７は確実に段切れする。こ
の現象を利用して、第４の工程でレジストを用いて第１
金属層７を所定の形状にパターニングし、レジスト除去
後、ｎ+層６は、ａ−Si層４を第１金属層をマスクにし
て、保護絶縁体層の端面についたｎ+層６を除去し、島
化する。したがって、この第４の工程で、第１金属７に
よるソース・ドレイン電極が形成されることになる。最
後にAlなどを用いて、配線用のためのソース・ドレイン
電極８ａ，ｂを形成して、第１図に見るようなＴＦＴ構
成を実現する。FIG. 2 shows the first step, in which the gate insulator layer 3, the semiconductor layer 4, and the protective insulator layer 5 are formed on the transparent insulating substrate 1 on which the gate electrode 2 is formed by plasma CVD or the like. Deposit layers. Next, in the second step, a positive resist is applied and light is irradiated from the back surface of the transparent insulating substrate 1 to pattern the protective insulator layer 5 in the same shape as the gate electrode 2. It is shown in FIG. Further, in the third step, after removing the resist, the n + layer 6 and the first metal layer 7 are formed. At this time, as shown in FIG. 4, in the patterned step of the protective insulator layer 5 which becomes the channel portion of the TFT, n +
A state in which the layer 6 or the first metal layer 7 cannot be covered can be realized. This n + layer 6 is cut off or covered. However, the first metal layer 7 surely breaks. Taking advantage of this phenomenon, the resist is used in the first step in the fourth step.
Patterning the metal layer 7 into a predetermined shape, after removing the resist, the n + layer 6, the a-Si layer 4 by the first metal layer as a mask, removing the n + layer 6 attached to the end surface of the protective insulator layer And then become an island. Therefore, in the fourth step, the source / drain electrodes made of the first metal 7 are formed. Finally, using Al or the like, source / drain electrodes 8a and 8b for wiring are formed to realize a TFT structure as shown in FIG.
発明の効果 以上のように本発明は、チャネル上の絶縁保護層の断差
部を利用して、第１金属層をマスクにして、ｎ＋層およ
び半導体層を同一形状にパターニングすることにより、
ソース・ドレイン電極をセルフアライメントに形成出来
る構成を取る、また、それと同時にチャネル上に光しゃ
へいを形成することも出来る。As described above, according to the present invention, the n + layer and the semiconductor layer are patterned into the same shape by using the gap portion of the insulating protection layer on the channel and using the first metal layer as a mask.
The source / drain electrodes can be formed in self alignment, and at the same time, a light shield can be formed on the channel.
第１図は本発明の実施例におけるＴＦＴの断面構造図、
第２図から第４図は、第１図で示したＴＦＴ作成のため
の工程断面図、第５図は従来例のＴＦＴ断面図、第６図
は第５図のＴＦＴの作成工程の一部を示した断面図であ
る。 １……透明絶縁基板、２……ゲート電極、３……ゲート
絶縁体層、４……半導体層（ａ−Si）、５……保護絶縁
体層、６……不純物をドーピングした半導体層（ｎ＋ａ
−Si）、７……第１金属、８ａ，ｂ……ソース・ドレイ
ン電極、９……ポジレジスト。FIG. 1 is a sectional structural view of a TFT in an embodiment of the present invention,
2 to 4 are process sectional views for manufacturing the TFT shown in FIG. 1, FIG. 5 is a sectional view of a conventional TFT, and FIG. 6 is a part of the process for manufacturing the TFT of FIG. It is sectional drawing which showed. 1 ... Transparent insulating substrate, 2 ... Gate electrode, 3 ... Gate insulating layer, 4 ... Semiconductor layer (a-Si), 5 ... Protective insulating layer, 6 ... Impurity-doped semiconductor layer ( n + a
-Si), 7 ... First metal, 8a, b ... Source / drain electrodes, 9 ... Positive resist.
Claims (1)
ングする工程と、ゲート絶縁体層、半導体層、保護絶縁
体層を製膜する工程と、ポジレジストを形成し前記ゲー
ト電極をマスクにして前記透明絶縁基板の裏面から露光
することによって前記保護絶縁体層をパターニングする
工程と、前記ポジレジストを除去した後、不純物を含ん
だ半導体層及び第１の金属層を製膜する工程と、前記第
１の金属層を保護絶縁体層上及び薄膜トランジスタとし
てソース・ドレイン電極になる部分にパターニングし、
前記不純物を含んだ半導体層および前記半導体層を連続
してパターニングする工程と、前記パターニングされた
保護絶縁体層の端面の前記第１金属の断切れ利用して、
前記端面の不純物半導体層を除去する工程と、第２の金
属を製膜パターニングしてソース・ドレイン電極を形成
する工程を含むことを特徴とする薄膜トランジスタの製
造方法。1. A step of patterning a gate electrode on a transparent insulating substrate, a step of forming a gate insulator layer, a semiconductor layer, and a protective insulator layer, and a step of forming a positive resist using the gate electrode as a mask. Patterning the protective insulator layer by exposing from the back surface of the transparent insulating substrate; forming a semiconductor layer containing impurities and a first metal layer after removing the positive resist; Patterning the first metal layer on the protective insulator layer and on the portions which will be the source / drain electrodes as thin film transistors,
A step of continuously patterning the semiconductor layer containing the impurities and the semiconductor layer; and a step of cutting off the first metal on an end surface of the patterned protective insulator layer,
A method of manufacturing a thin film transistor, comprising: a step of removing the impurity semiconductor layer on the end face; and a step of film-forming and patterning a second metal to form source / drain electrodes.
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Publications (2)
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| JPS62198163A JPS62198163A (en) | 1987-09-01 |
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Families Citing this family (1)
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| JPH0691105B2 (en) * | 1985-02-15 | 1994-11-14 | 株式会社日立製作所 | Method of manufacturing thin film transistor |
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1986
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