JPS631215A

JPS631215A - 論理装置

Info

Publication number: JPS631215A
Application number: JP62137581A
Authority: JP
Inventors: ミーケイレイ・ヤング; カピール・シャンカー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-05-30
Filing date: 1987-05-29
Publication date: 1988-01-06
Anticipated expiration: 2011-12-11
Also published as: JP3002128B2; DE3789458T2; EP0428504A3; US4758747A; DE3789458D1; EP0439199A1; EP0428504A2; ATE104454T1; EP0428504B1; EP0247809A3; ATE103401T1; EP0247809B1; DE3789573T2; JPH08251015A; JP2562602B2; DE3789573D1; EP0247809A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】関連の同時係属中の出願との相互参照この出願に特に興味ある関連の、同時係属中の出願は、
オーム・アグラワル（ＯＩ８Ａｇｒａｖａｌ　）他のた
めの１９８５年１２月６日に出願され、この出願の譲受
人に譲渡された「観測可能内部状態を有するプログラム
可能論理装置（ＰＲＯＧＲＡＭＭＡＢＬＥＬＯＧＩＣＤ
ＩＥＶＩＣＥ　　ＶＩＴＩＩ　　０Ｉ３Ｓ［ＥＲＶＡＢ
ＬＥ　　ＩＮＴＥＲＮＡＬＳＴＡＴＥＳ）　Ｊと題され
る米国特許出願連続番号節８０６．１５８号の出願であ
る。

発明の背景発明の分野この発明は一般にプログラム可能論理装置に関するもの
であり、かつより特定的には埋没状態レジスタを有する
プログラム可能論理装置に関するものである。

関連技術の説明プログラム可能アレイ論理（Ｐ　Ａ　Ｌ）装置のような
プログラム可能論理装置は、災雑な論理回路のための、
融通性がありかつ有効なコストの実現化をディジタル設
計者に提供する。プログラム可能アレイ論理装置に対す
る頭辞語ＰＡＬは、モノリシック・メモリ・インコーホ
レーテッド（Ｍｏｎ。

１ｉｔｈｌｃ　Ｍｅｍｏｒｙ、　Ｉｎｃ、　）の登録商
標である。典型的なＰＡＬは、ＡＮＤゲートのヒユーズ
プログラム可能アレイおよびＯＲゲートの固定アレイを
含む。いくつかのＰＡＬでは、ＯＲゲートの出力はＩ１
０ピンに直接に結合され、かつ他のＰＡＬではＯＲゲー
トの出力がクロック可能り型またはＳＺＲ型レジしタ内
への入力である。

クロック可能レジスタを有するＰＡＬが、状態機械とし
てまたはそれらが時々呼ばれるシーケンサとして利用す
るのに理想的である。状態機械は、機械の現在の状態、
入力組合わせ論理、および出力組合わせ論理をストアす
る多くのレジスタを含む。典型的には、入力組合わせ論
理の出力は状態レジスタ内でストアされるべき次の状態
を決定し、かつ状態レジスタにストアされた現在の状態
は出力組合わせ論理への入力の一部を形成する。極めて
頻繁に、出力組合わせ論理の出力は入力組合わせ論理へ
の入力としてフィードバックされる。

複雑な状態機械設計は、先行技術のＰＡＬ装置の限界を
押し拡げる。様々な実際の技術的かつ経済的理由のため
に、可能な限り小さいＰＡＬ装置パッケージを維持しか
つパッケージに関連のピンの数を制限することが望まし
い。ＰＡＬ装置の設計者は、パッケージの大きさを縮小
する１つの方法は現在の状態の数をストアするのに用い
られ得るいくつかの「埋没」状態レジスタ、および■１
０ピンへデータを出力し得る別の出力レジスタを提供す
ることであることがわかった。Ｉ１０ピンを埋没状態レ
ジスタに割当てないことにより、装置を実現するのに所
要のピンの数が減じられる。

別の埋没状態レジスタおよび出力レジスタを有する上記
の先行技術のＰＡＬ設計に関する問題は、埋没状態レジ
スタの内容を観測することが困難であることである。こ
のような設計では、埋没状態レジスタの出力はＩ１０ピ
ンに現われる前に出力組合わせ論理および出力レジスタ
を介してクロックされなければならない。この方法はい
くつかのサイクルをとることが可能であり、かつしたが
って不便でありかつ時間を浪費する。

上記の先行技術のＰＡＬ設計に関する他の問題は、デバ
ッギングの目的のために埋没および出力レジスタをプリ
ロードすることが困難なことである。プリロード能力が
ないならば、装置に対する入力のシーケンスはＰＡＬ内
で所望の状態を達成するように工夫されなければならず
、それはさらに不便でありかつ時間を浪費する方法であ
る。

発明の要約この発明の目的は、埋没状態レジスタの内容が迅速にか
つ容易に観測され得るＰＡＬ回路を提供することである
。

この発明の他の目的は、埋没レジスタまたは出力レジス
タを効率的にロードするためのＰＡＬ回路を提供するこ
とである。

要するに、この発明の論理装置は、プログラム可能論理
アレイ、埋没レジスタおよび出力レジスタを含む少なく
とも１個のレジスタ対、埋没レジスタおよび出力レジス
タの出力を共通のＩ１０ビンに結合するマルチプレクサ
、マルチプレクサを制御するための観７１！Ｊ可能性バ
ッファ、および埋没レジスタまたは出力レジスタを選択
的にプリロードするための二重クロックバッファを含む
。

埋没レジスタおよび出力レジスタの内容は、装置の３個
の動作モード、すなわち論理モード、プリロードモード
、および検証モードで観測され得る。論理モードである
とき、埋没レジスタまたは出力レジスタのいずれかの出
力が、論理アレイにより発生された観測可能性積の項の
制御の下でＩ１０ピンに多重化され得る。より特定的に
は、論理モードでの通常の動作状態の下で、出力レジス
タはＩ１０ピンに多重化され、かつ論理モードでのデバ
ッグ動作状態の下では、埋没レジスタは■１０ピンに多
重化される。プリロードモードであるとき、観測可能性
積の項は不能化され、かつデータは二重クロックバッフ
ァの制御の下でのＩ１０ビンから埋没レジスタまたは出
力レジスタのいずれかへの同期入力である。検証モード
では、観測可能性積の項はもう一度不能化され、論理ア
レイが積の項の出力に対して可能化され、かつ積の項は
Ｉ１０ピンに多重化するために埋没レジスタおよび出力
レジスタ内にクロックされる。

この発明の利点は、埋没レジスタおよび出力レジスタが
共通のＩ１０ビンを共有し、それが、埋没レジスタの内
容が迅速にかつ容易に観測され得る間ピンカウントおよ
びパッケージの大きさを最小にすることである。

この発明の他の利点は、埋没レジスタおよび出力レジス
タがユーザ制御の下でその共有された■１０ピンからプ
リロードされ得ることである。

この発明の他の利点は、装置がその検証モードであると
き、論理アレイからの積の項がレジスタ対を介して観測
され得ることである。

この発明の他の目的、特徴および利点は、以下の詳細な
説明および添付の図面に鑑み明らかになり、そこでは同
じ参照符号が図面を通じて同じ特徴を表わす。

発明の詳細な説明この発明を実施するために発明者により現在企図されて
いる最良のモードを例示する、この発明の特定の実施例
が今から詳細に参照される。代わりの実施例もまた、応
用可能なものとして簡単に述べられる。

第１図を参照すると、プログラム可能アレイ論理（ＰＡ
Ｌ）装置１０はプログラム可能論理アレイ１２、レジス
タ対１４、マルチプレクサ１６、入力論理１８、観測可
能性バッファ２０、および二重クロックバッファ２２を
含む。バッファ２４および２６のような多くの入力バッ
ファ、バッファ２８および３０のような多くの出力バッ
ファ、ならびに３２および３４で示されるような多くの
データセンス増幅器が論理アレイ１２に関連する。

論理装置１０に対する外部入力および出力は、ビン１．
２．５、および１１ならびに入力ビン３６およびＩ１０
ビン３８と４０を含む。

論理アレイ１２は好ましくは、ヒユーズプログラム可能
ＡＮＤアレイ、ならびに入力４２　ａ／ｂおよび４４ａ
／ｂのような複数個のアレイ入力、制御入力４６のよう
な複数個の制御入力、および出力４８．５０．５２．５
４および５６のような複数個のアレイ出力を有する固定
ＯＲアレイである。代わりにまたは付加的に、論理アレ
イ１２はヒユーズプログラム可能ＯＲアレイを含み得る
。

論理アレイ１２の製造および利用は当業者に周知であり
、かつここでは詳細に述べられない。ＰＡＬアーキテク
チャを述べる良い引用文は、カリフォルニア州すニーヴ
エイルのアドバンスト・マイクロ・ディバイシズ・イン
コーホレーテッド（Ａｄｖａｎｃｅｄ　Ｍｌｃｒｏ　Ｄ
ｅｖｉｃｅｓ、　Ｉｎｃ、）により出版された「プログ
ラム可能アレイ論理ハンドブック（ＰｒｏｇｒａＩＩｎ
＋ａｂｌｅ　Ａｒｒａｙ　Ｌｏｇｉｃ　Ｈａｎｄｂｏｏ
ｋ　）　Ｊである。

入力バッファ２４は、入力ピン３６をアレイ入力ライン
４２ａおよび４２ｂに結合する。より特定的には、入力
ピン３６は第１のインバータ５８の入力に結合され、そ
の出力はアレイ入力４２ｂ１および出力がアレイ入力４
２ａに結合された第２のインバータ６０の入力に結合さ
れる。このように、ピン３６に与えられた信号は入力４
２ａ上で発生され、かつその反転は入力４２ｂ上で発生
される。類似の態様では、ピン３８に与えられた信号は
入力４４ａ上に信号をかつ入力４４ｂ上に反転信号を発
生する。

アレイ出力４８および５０は、ライン６２上に同期プリ
セット（ｓ　ｐ）信号をかつライン６４上に非同期リセ
ット（Ａ　Ｒ）信号を生じるように、インバータ２８お
よび３０によりそれぞれ反転される。データセンス増幅
器３２は、ライン７０上にデータ（Ｄ）信号をかつライ
ン７２上に反転データ信号（ＩＤ）を生じる第１のイン
バータ６６および第２のインバータ６８を含む。同様に
、データセンス増幅器３４はライン７４上にデータ信号
（Ｄ）を、かつライン７６上に反転データ信号（ＩＤ、
）を生じる。

レジスタ対１４は、埋没レジスタ７８および出力レジス
タ８０を含む。埋没レジスタ７８および出力レジスタ８
０の両方は、プリロード可能化（Ｐ）入力、反転データ
入力（ＩＤ）、データ入力（Ｄ）、非同期リセット入力
（ＡＲ）　、同期プリセット入力（ＳＰ）、プリロード
データ入力（ＰＤ）　、およびクロック入力（ＣＩ）を
含む。

埋没レジスタ７８はデータ出力ＱＢを有し、かつ出力レ
ジスタ８０はデータ出力Ｑを有する。

埋没レジスタ７８は、そのＩＤおよびＤ入力がライン７
６および７４にそれぞれ結合され、かつそのＡＲおよび
ＳＰ大入力ライン６４および６２にそれぞれ結合される
。出力レジスタ８０は、そのＩＤおよびＤ入力がライン
７２および７０にそれぞれ結合され、かつそのＡＲおよ
びＳＰ大入力ライン６４および６２にそれぞれ結合され
る。埋没レジスタ７８および出力レジスタ８０のＰ入力
は両方ともライン８２に結合され、かつそのＰＤ入力は
ライン８４によりＩ１０ビン４０に結合される。

マルチプレクサ１６は、出力レジスタ８０のＱ出力に結
合されたＱ入力、および埋没レジスタ７８のＱＢ比出力
結合されたＱＢ大入力有する。マルチプレクサ１６はま
た、ｌｏＢＳ選択入力がライン８６に結合され、かつＯ
ＢＳ選択入力がライン８８に結合される。ｌ０ＢＳおよ
びＯＢＳ選択入力は、データ入力ＱおよびＱＢのいずれ
がライン８４、かつしたがってＩ１０ビン４０に多重化
されるかを決定する。

入力論理１８は、ツェナー化された（ｚｅｎｅｒｅｄ）
バッファ９０．ツェナー化されたインバータ９２、ツェ
ナー化されたＮＯＲゲート９４、ツェナー化されたＯＲ
ゲート９６、ツェナー化されたインバータ９８、ならび
に１対のＮＡＮＤゲート１００および１０２を含む。ツ
ェナー化されたゲート９０ないし９８は、入力論理レベ
ルＬＯ。

ＨＩ、およびＺＨＩを存する３−レベル論理装置である
。この装置のＴＴＬ実現化例では、Ｌ○大入力わずかに
０．８ボルトであり、ＨＩ大入力２゜０ボルトであり、
かつＺＨＩ入力は公称上１１ボルトである。ツェナー化
されたゲート９０ないし９８の出力はＬＯまたはＨｌの
いずれかである内部論理レベルを有するが、ＺＨＩのみ
はツェナー化されたゲートへの論理ハイの入力として認
められる。このように、ＺＨＩをツェナー化されたバッ
ファ９０の入力に与えることにより、ライン８２上に内
部論理レベルＨ１が生じられ、かつＬＯまたはＨｌをツ
ェナー化されたバッファ９０の入力に与えることにより
、ライン８２上に内部論理レベルＬＯが生じられる。論
理装置１０のゲートの残りのものはツェナー化されず、
かつしたがって応答してかつＬＯおよびＨ１論理信号の
みを発生する。

ピン２は、ツェナー化されたバッファ９０．ツェナー化
されたインバータ９２、およびツェナー化されたＮＯＲ
ゲート９４の入力に接続されたライン１０４に結合され
る。ツェナー化されたバッファ９０はライン８２上にプ
リロード可能化信号（ＰＲＥＬＯＡＤ）を発生し、ツェ
ナー化されたインバータ９２はライン１０５上に反転さ
れたプリロード可能化信号（ＩＰＲＥＥＮ）を発生し、
かつツェナー化されたＮＯＲゲート９４はライン１０６
上に観測可能性不能化（ＯＢ　Ｓ　Ｄ）信号を発生する
。

ピン１は、二重クロックバッファ２２、ツェナー化され
たＮＯＲゲート９４、およびツェナー化されたＯＲゲー
ト９６に結合されたライン１０８に接続される。この装
置のプログラムモード間以外では、ピン１は外部クロッ
ク入力ピンとして用いられ、かつライン１０８上にＣＬ
ＯＣＫ信号を発生する。ライン１０８上のＣＬＯＣＫ信
号は一般に、装置１０のためのマスタクロックであると
考えられ得る。

ピン１１は、ライン１１０によりツェナー化されたＮＯ
Ｒゲート９４の入力に、かつツェナー化されたＯＲゲー
ト９６の入力に結合される。ツェナー化されたＯＲゲー
ト９６は、論理アレイ１２ならびにＮＡＮＤゲート１０
０および１０２への入力であるライン４６上にプログラ
ミングおよび検証（ＰＶＣＣ）信号を発生する。

ピン５は、ツェナー化されたインバータ９８内へのかつ
ＮＡＮＤゲート１００への入力であるライン１１２に結
合される。ライン１１４上のＮＡＮＤゲート１００の出
力は、信号Ｉ５としてのＮＡＮＤゲート１０２への入力
である。ツェナー化されたインバータ９８はライン１１
６上にプリロード間の観測信号（ＩＯＢＳＰＲＥ）を発
生し、かつＮＡＮＤゲート１０２はライン１１８上に検
証間の観測（ＩＯＢＳＶＥＲ）信号を発生する。

観測可能性バッファ２０は、ＡＮＤゲート１２０および
ＯＲゲート１２２を含む。ＡＮＤゲート１２０は、論理
アレイ１２のライン５６にかつ入力論理１８のライン１
０６に結合される。ＡＮＤゲート１２０の出力は、ＯＲ
ゲート１２２への反転されていない入力であるライン１
２４上に発生される。ＯＲゲート１２２は、入力論理１
８のライン１１６および１１８に結合された１対の反転
された入力と、ライン８６上の反転された出力と、ライ
ン８８上の反転されていない出力とを有する。

ライン８８上の信号は観測信号（ＯＢＳ）であり、かつ
ライン８６上の信号は反転観測信号（ＩＯＢＳ）である
。

クロックバッファ２２は、１対のＡＮＤゲート１２６お
よび１２８、ならびに１対のＯＲゲート１３０および１
３２を含む。ＡＮＤゲート１２６および１２８の反転さ
れた入力はライン１０５に結合され、かつＡＮＤゲート
１２６および１２８への反転されていない入力はライン
８６および８８にそれぞれ結合される。ライン１３４お
よび１３６上のＡＮＤゲート１２６および１２８の出力
はそれぞれ、ＯＲゲート１３０および１３２への入力で
ある。ＯＲゲート１３０および１３２への反転された入
力は、ライン１０８に結合される。

ＯＲゲート１３０はライン１３８上に埋没レジスタクロ
ック信号（ＣＰ　Ｂ）を発生し、かつＯＲゲート１３２
はライン１４０上に出力レジスタクロツタ信号（ＣＰＯ
）を発生する。ライン１３８は埋没レジスタ７８のクロ
ック入力に結合され、かつライン１４０は出力レジスタ
８０のクロック入力に結合される。

上記のように、論理装置１０は３個の入力論理レベル、
すなわちＬＯ，、Ｈｌ、およびＺＨＩで動作する。論理
２置１０は動作の４個のモード、すなわち論理モード、
プリロードモード、検証モード、およびプログラムモー
ドを有する。これらの４個のモードのうち、最初の３個
はレジスタ対１４の内容の観測に関連し、かつプログラ
ムモードは論理アレイ１２をプログラミングするのに用
いられる。動作の４個のモードは一度に１個が述べられ
、観測可能性モードで始まり、かつプログラミングモー
ドで終わる。

論理モード論理装置１０の動作の論理モードは、第１図、第２Ａ図
、および第２Ｂ図を参照して述べられる。

第２Ａ図は、論理装置１０で発見された種々の入力、出
力および内部信号に対する真理値表であり、かつ第２Ｂ
図は第２Ａ図に対する凡例である。第１図における囲ま
れた文字入ないしＰは、第２Ａ図の囲まれた文字Ａない
しＰに対応する。

論理モードであるとき、出力レジスタ８０または埋没状
態レジスタ７８のいずれかのデータが、ライン５６上に
０ＢＳＰＴ信号を発生することによりユーザ制御の下で
観測され得る。出力レジスタ８０のデータを観測するた
めに、ライン５６上の０ＢＳＰＴ信号はＬＯでなければ
ならず、かつ埋没状態レジスタ７８のデータを観測する
ためにライン５６上の０ＢＳＰＴはＨｌでなければなら
ない。０ＢＳＰＴは、論理アレイ１２内で種々の入力３
６および３８から発生される。

論理モードであるとき、ピン１．２．５または１１のい
ずれもツェナー化されていない。このように、ライン８
２上のＰＲＥＬＯＡＤ信号はＬＯであり、ライン１０５
上のＩＰＲＥＥＮ信号はＨＩであり、ライン１０６上の
０ＢＳＤ信号はＨＩであり、ライン１１６上のｌ０ＢＳ
ＰＲＥ信号りはＨＩであり、かつライン１１８上のｌ０
ＢＳＶＥＲ信号はＨＩである。埋没レジスタ７８および
出力レジスタ８０のＰＲＥＬＯＡＤ可能化入力がＰＲＥ
ＬＯＡＤ信号により可能化されないので、レジスタ対１
４は標準セット／リセット（ＳＲ）またはＤ型レジスタ
として動作する。

ライン１０５上のＩＰＲＥＥＮ信号がＩＩであるので、
ＡＮＤゲート１２６のＬおよびＡＮＤゲート１２８のＭ
での出力信号はそれぞれＬＯである。それゆえに、ライ
ン１０８上のＣＬＯＣＫ信号はＯＲゲート１３０および
１３２により反転され、かつクロック信号ＣＰＢおよび
ＣＰＯとしてそれぞれライン１３８および１４０上で出
力になる。論理モードであるとき、クロック信号ＣＰＢ
およびＣＰＯは同期され、かつ本質的にはＣＬＯＣＫ信
号の反転されたイメージであることが注目されるべきで
ある。それゆえに、埋没レジスタ７８および出力レジス
タ８０は論理モードの間、ともにクロックされ、かつ装
置１０はあたかも１個のクロックを有するのみであるか
のように動作する。

クロックサイクルごとに、埋没レジスタ７８および出力
レジスタ８０は、それぞれデータセンス増幅器３４およ
び３２の出力からのデータにクロックする。レジスタ７
８および８０内にクロックされたデータは、短い内部遅
延の後、出力ＱＢおよびＱにそれぞれ現われる。

マルチプレクサ１６は、ライン８６および８８上のｌ０
ＢＳおよびＯＢＳ信号の制御の下で出力レジスタ８０の
Ｑ出力または埋没レジスタ７８のＱＢ出力のいずれかを
ライン８４にそれぞれ結合する。ライン１０６上の０Ｂ
ＳＤ信号、ライン１１６上のｌ０ＢＳＰＲＥ信号、およ
びライン１１８上のＩ　０ＢＳＶＥＲ信号はすべてＨｌ
であるので、ライン８８上のＯＢＳ信号はライン５６上
の０ＢＳＰＴ信号と本質的に同じである。ライン８８上
のＯＢＳがＨｌでありかつライン８６上のｌ０ＢＳがＬ
Ｏであるとき、ＱＢはライン８４に多重化され、かつ反
転の場合Ｑはライン８４に多重化される。このように、
論理モードであるとき、ライン５６上の論理ＨＩ倍信号
埋没レジスタ７８の内容の観測を許可し、またライン５
６上の論理ＬＯ倍信号出力レジスタ８０の観測を許可す
る。

プリロードモードさらに第１図、第２Ａ図、および第２Ｂ図を参照すると
、埋没レジスタ７８および出力レジスタ８０をプリロー
ドするために、ピン２はＺＨＩ論理レベルまで高められ
、それによりライン８２上のＰＲＥＬＯＡＤ信号はＨｌ
になり、ライン１０５上のＩＰＲＥＥＮ信号はＬＯにな
り、かつライン１０６上の０ＢＳＤ信号はＬＯになるよ
うにされる。ライン８２上のＨｌは、埋没レジスタ７８
および出力レジスタ８０のプリロード入力を可能化する
。ライン８２上のＩ（Ｉはさらにマルチプレクサ１６を
不能化し、それによってライン８４上のその出力が、反
転された可能化入力ＥＮを介して３状態にされる。ライ
ン１０５上のＬＯ論理レしルＩ　ＰＲＥＥＮ信号はＡＮ
Ｄゲート１２６および１２８を可能化し、かつライン１
０６上のＬＯ論理レベル０ＢＳＤ信号はＡＮＤゲート１
２０を不能化し、それによってライン１２４上の信号レ
ベルがＬＯになるようにされる。

もしビン５上の入力信号がＬＯまたはＨＩであるならば
、ライン１１６上の信号１０ＢＳＰＲＥはライン１１８
上のｌ０ＢＳＰＥＲ信号のようにＨｌになる。ライン１
２４上の信号レベルはＬＯでありかつライン１１６およ
び１１８上の信号はＨｌであるので、ライン８８上のＯ
ＢＳ信号はＬＯになり、かつライン８６上のｌ０ＢＳ信
号はＨＩになる。

さらに、ライン８６および８８はまたクロックバッファ
２２への入力であるので、ｌ０ＢＳに対するＨＩ倍信号
よびＯＢＳに対するＬＯ倍信号ＡＮＤゲート１２６を可
能化し、かつＡＮＤゲート１２８を不能化する。ライン
１０５上のＩ　ＰＲＥＥＮ信号はＬＯであるので、ＡＮ
Ｄゲート１２６の出力はＨｌであり、かつライン１３６
上のＡＮＤゲート１２８の出力はＬＯである。このよう
に、ライン１３８上のＣＰＢ信号は常にＨｌでなければ
ならず、またライン１４０上の信号ＣＰＯはライン１０
８上でＣＬＯＣＫ信号の反転になる。結果として、ピン
２がＺＨＩレベルでありかつピン５がＬＯまたはＨｌレ
ベルであるとき、出力レジスタ８０のみがクロックされ
、かつ出力レジスタ８０のみがライン８４を介してプリ
ロードされる。

もしビン２が今なおＺＨＩレベルにある間ピン５がＺＨ
Ｉまで高められるならば、ライン１１６上のｌ０ＢＳＰ
ＲＥはＬＯに強いられ、それは順にライン８８上のＯＢ
ＳをＨｌに、かつライン８６上のｌ０ＢＳをＬＯに強い
る。前記のように、プリロードサイクルの間マルチプレ
クサ１６は不能化され、かつライン８４上のその出力は
３状態になる。さらに、ライン８８および８６上のＯＢ
Ｓおよびｌ０ＢＳ信号はそれぞれ、ＡＮＤゲート１２６
を不能化し、かつＡＮＤゲート１２８を可能化する。こ
のように、ＯＢＳがＨｌでありかつ１０ＢＳがＬＯであ
るとき、ライン１４０上のＣＰＯは、ライン１３８上の
ＣＰＢが本質的にライン１０８上のクロック信号の反転
である間Ｈ１である。結果として、埋没レジスタ７８の
みがクロックされ、かつこうして埋没レジスタ７８のみ
がライン８４からのデータをプリロードする。

クロックバッファ２２は論理モードよりもプリロードモ
ードにおいて異なるように動作することに注目すること
が重要である。前記のように、論理モードではＣＰＢお
よびＣＰＯは本質的に同じクロック信号であった。しか
しながら、プリロードモードではクロック信号ＣＰＢお
よびＣＰｏのうちの１個のみがビン５に与えられた入力
信号の制御の下で一度に活性化される。

プリロード波形は、第３図を参照して述べられる。時間
遅延または期間はｔＤで示され、かつ必ずしも一定の割
合ではない。第１の期間３００の間、ピン５は、もし埋
没状態レジスタがプリロードされるべきであるならばＺ
ＨＩまで高められ、かつもし出力レジスタがロードされ
るべきであるならばＨＩまたはＬＯになる。期間３０２
間では、ビン２は埋没レジスタ７８および出力レジスタ
８０をプリロードしかつ可能化するようにＺＨＩまで高
められる。期間３０４における時間遅延の後、プリロー
ドデータは期間３０５の間、選択されたレジスタ内にク
ロックされる。時間遅延期間３０８および３１０の後、
ピン２上のＺ）１１論理レベルは除去されかつプリロー
ドサイクルが完了される。

検証モード検証モードは、論理アレイ１２内にストアされた積の項
を検証するのに用いられ得る。すべての積の項は埋没レ
ジスタ７８または出力レジスタ８０のいずれかに関連す
るので、レジスタ内に所望の積の項をクロックし、かつ
それからそのレジスタの内容を観測することが必要であ
る。

検証モードに入るために、ピン１１はＺＨＩレベルに強
制され、それは順にライン１０６上の０ＢＳＤをＬＯに
、カッライン４６上（７）ＰＶＣＣをＨｌに強制する。

ライン４６上のＨ１論理レベルｐｖｃｃ信萼は、個々に
選択された積の項がアレイ出力５２および５４上で発生
されるように論理アレイ内で適当なゲートを可能化する
ための論理アレイ１２への入力である。Ｈ１論理レベル
ＰＶＣＣ信号はまた、ＮＡＮＤゲート１００および１０
２内への入力である。以前のように、ライン１０６上の
ＬＯ論理レベル０ＢＳＤ信号は、ＡＮＤゲート１２０に
、ライン１２４上にＬＯ論理レベル信号を強いて出力さ
せる。

ピン５は、観測するために埋没レジスタ７８の出力ＱＢ
またはレジスタ８０の出力Ｑのいずれかを選択するのに
用いられる。ピン５がＬＯであるとき、ライン１１４上
の信号■５はＨＩでありかつライン１１８上の信号ｌ０
ＢＳＶＥＲはＬＯである。これは、順に、ライン８８上
のＯＢＳをＨｌに、かつライン８６上のｌ０ＢＳをＬＯ
にさせる。ライン１０５上のＩ　ＰＲＥＥＮがＨＩであ
るので、ライン１３８上のＣＰＢおよびライン１４０上
のＣＰＯは本質的にライン１０８上のＣＬＯＣＫ信号の
反転である。このように、論理アレイ１２からの個々に
選択された積の項は、ＣＬＯＣＫパルス上で埋没レジス
タ７８および出力レジスタ８０内にロードされる。ライ
ン８８上のＯＢＳがＨｌである状態で、マルチプレクサ
１６はライン８４上の出力に対して入力ＱＢを選択する
。

ピン５がＨｌであるとき、ライン１１４上の信号■５は
ＬＯに強制され、かつライン１１８上のｌ０ＢＳＶＥＲ
はＨＩに強制される。ライン１２４上の信号はＬＯであ
り、ライン１１６上の１ＯＢＳＰＲＥはＨｌであり、か
つライン１１８上のｌ０ＢＳＶＥＲはＨＩであルノテ、
ＯＲゲート１２２はライン８８上のＯＢＳ信号をＬＯレ
ベルに、かつライン８６上のｌ０ＢＳをＩ（Ｉレベルに
強制する。再度、論理アレイからの個々に選択された積
の項がＣＬＯＣＫパルス上で埋没レジスタ７８および出
力レジスタ８０内にクロックされる。しかしながら、マ
ルチプレクサ１６は、ピン５がＨＩに強制されるときラ
イン８４上の出力に対して入力Ｑを選択するようにされ
る。

さて第４図を参照すると、検証波形が述べられる。以前
のように、ｔＤは時間遅延または期間を表わし、かつ必
ずしも図面では一定の割合で描かれていない。期間４１
０で始まるとき、ピン１１は装置１０をその検証モード
内に強いるようにＺＨｌレベルにある。期間４１０にお
ける時間遅延の後、ＣＬＯＣＫ信号は論理アレイ１２か
らの個々に選択された積の項が埋没レジスタ７８および
出力レジスタ８０内にクロックされ得るようにピン１に
与えられる。ピン４０でのデータ出力は、期間４１２が
終わった後安定する。

プログラミングモードさて第１図および第４図を参照すると、プログラミング
モードに入るために、ＣＬＯＣＫ信号がもしあるならば
ピン１から除去され、かつＺＨＩ信号がピン１に与えら
れる。ライン１０８上のＺＨｌレベル信号はライン１０
６上の０ＢＳＤをＬＯになるように強制し、それによっ
てライン１２４上の信号もまたＬＯになりかつライン４
６上のｐｖｃｃ信号はＨｌになるようにされる。論理ア
レイ１２内の制御論理は、論理アレイ１２内の個々に選
択された積の項がプログラミングされ得るように、ライ
ン４６上のＨＩレベルＰｖＣＣ信号により活性化される
。

より特定的に第４図の波形を参照すると、安定期間４０
０の後、ピン１は期間４０２の間ＺＨＩまで高められる
。期間４０４の間、列アドレスが種々の入力ビンに与え
られ、かつプログラミング電圧ｖＯＰが装置１０に与え
られる。期間４０６の間、ピン１１は個々に選択された
積の項の適当なヒユーズを飛ばすようにＺＨＩまで高め
られる。

装置１０のこの実現化例では、飛ばされたヒユーズは適
当な出力ピン上で検証される論理ＬＯである。

第５図を参照すると、観測可能性バッファ２０″が、多
くのバイポーラＮＰＮトランジスタ５１０．５１２．５
１４．５１６．５１８．５２０、および５２２、多くの
ダイオード（整流器）５２４．５２６．５２８．５３０
、および５３２、ならびに多くの抵抗器５３４．５３６
．５３８．５４０．５４２．５４４．５４６、および５
４８を含む。ヒユーズ５５０は、論理アレイ１２（図示
せず）内でヒユーズを平衡させるように設けられる。

論理モードであるとき、０ＢＳＤ、ｌ０ＢＳＰＲＥ、お
よびＩ　ＯＢ　Ｓ　Ｖ　Ｅ　ＲハすべてＨＩであり、か
つライン５６上の０ＢＳＰＴ信号は観測可能性バッファ
２ＣＩの出力を制御する。０ＢＳＰＴがＬＯであるとき
、トランジスタ５１０のベースはＬＯになり、それによ
ってトランジスタがオフになるようにされる。これは、
トランジスタ５１２のベースをＨＩに強制し、それによ
ってそれが導通し、かつそれによってトランジスタ５１
４をオフにしかつトランジスタ５１６をオンにする。こ
れにより順に、ライン８８上のＯＢＳ信号がＬＯになる
ようにされ、ライン８６上のｌ０ＢＳ信号をＨＩまで高
めるようにトランジスタ５１８をオフにし、トランジス
タ５２０をオンにし、かつトランジスタ５２２をオフに
する。

論理モードであるとき、かっ０ＢＳＰＴがＨｌであると
き、トランジスタ５１０はオンにされ、トランジスタ５
１２のベースをＬＯ信号レベルに強制する。これにより
、トランジスタ５１２がオフにされ、トランジスタ５１
４がオンにされ、がつトランジスタ５１６がオフにされ
、それによってライン８８上のＯＢＳ信号がＨｌになる
ようにされる。トランジスタ５１８のベースはダイオー
ド５３０によりライン８８に結合され、かつそれゆえに
またＨ１論理レベルでもあり、トランジスタ５１８およ
び５２２をオンにし、その結果ライン８６上のｌ０ＢＳ
信号がＬＯになる。

プリロードモードでは、ライン１０６上の０ＢＳＤ信号
がＬＯであり、それはトランジスタ５１０のベースをＬ
Ｏ論理レベルまで下げ、それをシャットオフする。その
結果、ライン５６上の０ＢＳＰＴ信号が不能化される。

プリロードモードでは、ライン１１８上のｌ０ＢＳＶＥ
Ｒ信号が常にＨｌであるノテ、１１６上の工ｏＢＳＰＲ
Ｅ信号は観測可能性バッファ２（Ｉの出力を制御する。

ライン１１６上のｌ０ＢＳＰＲＥ信号がＨＩであるとき
、トランジスタ５１２がオンにされ、トランジスタ５１
４をシャツオフしかつトランジスタ５１６をオンにする
。ライン８８上のＯＢＳ信号はそれゆえに、ｌ０ＢＳＰ
ＲＥ信号１１６がＨｌであるときＬＯになる。ライン８
６上のｌ０ＢＳ信号は、トランジスタ５１８および５２
２がオフになりかつトランジスタ５２０がオンになるた
めに、ライン８８上でＯＢＳ信号の反転（すなわちＨｌ
）になる。ライン１１６上のｌ０ＢＳＰＲＥ信号がＬＯ
であるとき、トランジスタ５１２のベースはＬＯに引か
れ、トランジスタ５１２をシャットオフする。これは順
に、トランジスタ５１４をオンにしかつトランジスタ５
１６をオフにし、それによってライン８８上のＯＢＳ信
号がＨＴなりかつライン８６上のｌ０ＢＳ信号がＬＯに
なるようにされる。

検証モードでは、ライン１０６上の０ＢＳＤ信号はＬＯ
であり、それはトランジスタ５１０がオフでありかつラ
イン５６上の０ＢＳＰＴ信号が不能化されることを確実
にする。ライン１１６上の１０８ＳＰＲＥ信号が常にＨ
ｌであるので、ライン１１８上のｌ０ＢＳＶＥＲ信号は
観測可能性バッファ２０′の出力を制御する。ライン１
１８上のｌ０ＢＳＶＥＲ信号は、ライン１１６上の■０
ＢＳＰＲＥ信号がプリロードモードの間観測可能性バッ
ファ２（Ｉを制御するのと同じ態様で、検証モードの間
観測可能性バッファ２０゛を制御する。

観測可能性バッファ２０′は３段階、すなわち入力段階
５５２、第１の反転段階５５４、および第２の反転段階
５５６からなると考えられ得る。

入力段階５５２は第１の入力信号０ＢＳＰＴ、第２の入
力信号０ＢＳＤ、第３の入力信号ｌ０ＢＳＰＲＥ、およ
び第４の入力信号１０ＢＳＶＥＲに応答し、かつライン
５５８上に中間信号を発生するように動作する。事実上
、トランジスタ５１０ならびにダイオード５２４および
５２６は０ＢＳＰＴおよび０ＢＳＤ信号上に論理ＮＡＮ
Ｄ動作を行なうように協働し、かつライン５５８はトラ
ンジスタ５１０のコレクタ上の信号のための、かつｌ０
ＢＳＰＲＥおよびｌ０ＢＳＰＥＲ信号のためのハードワ
イヤードＡＮＤとしての働き有する。

第１の反転段階５５４および第２の反転段階５５６は実
質的に同じであり、かつダイオード５３０によりともに
結合される。

第１図の観測可能性バッファ２０の論理ゲートは第５図
の観測可能性バッファ２（Ｉの３段階で実施された論理
とわずかに異なることが、注目されるべきである。これ
は、第２Ａ図の真理値表で示される結果を生じ得る観測
可能性バッファに対して多くの可能な論理ゲート組合わ
せが存在する例としての働き有する。

この発明の好ましい実施例の上の説明は、例示と説明の
目的のために与えられた。余すところではないものでは
なく、かつ開示された正確な形式にこの発明を限定する
ものでもないことが意図されている。明らかに、多くの
修正および変更が当業者に明らかである。この発明はＭ
ＯＳまたはバイポーラ方法における多くの製作技術にお
いて実施され得ることが可能である。同様に、開示され
た任意の方法段階は同じ結果を達成するために他の段階
と置換可能になる。この発明の原理およびその実際の応
用を最良に説明するために実施例が選択されかつ述べら
れ、それによって当業者が、企図された特定の用途に合
う様々な実施例に対してかつ様々な修正とともにこの発
明を理解することを可能にする。この発明の範囲は前掲
の特許請求の範囲およびその均等物により規定されるこ
とが、意図されている。

【図面の簡単な説明】

第１図は、この発明に従ったプログラム可能論理装置の
ブロック図である。第２Ａ図は、第１図のブロック図における種々の点の論
理信号を例示する真理値表である。第２Ｂ図は、第２Ａ図の真理値表のための凡例である。第３図は、プリロードモード間で用いられる種々の信号
のタイミング図である。第４図は、プログラミングモードおよび検証モード間の
種々の信号のタイミング図である。第５図は、第１図で示される観測可能性バッファ２０の
略図である。図において、１０はプログラム可能アレイ論理装置、１
２はプログラム可能論理アレイ、１４はレジスタ対、１
６はマルチプレクサ、１８は入力論理、３８．４０はＩ
１０ビン、４２ａ／ｂ、４４ａ／ｂ、４６は入力、４ｇ
、５０，５２．５４゜５６は出力、７８．８０はレジス
タである。特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド

Claims

【特許請求の範囲】

（１）複数個の入力および複数個の出力を有する論理手
段と、第１のレジスタおよび第２のレジスタを含むレジスタ対
手段とを含む論理装置であって、前記第１のレジスタお
よび前記第２のレジスタは第１の入力手段および第２の
入力手段がそれぞれ前記論理手段の出力に結合され、前
記第１のレジスタおよび前記第２のレジスタはさらに第
１の出力手段および第２の出力手段をそれぞれ有し、さ
らに前記第１の出力手段および前記第２の出力手段のう
ちの１個を共有されたポートに選択的に結合するための
レジスタ選択手段を含む論理装置。
（２）前記レジスタ選択手段が、前記第１の出力手段お
よび前記第２の出力手段のうちの１個を前記共有された
ポートに選択的に結合するようにされたマルチプレクサ
手段を含む、特許請求の範囲第１項に記載の論理装置。
（３）前記第１のレジスタおよび前記第２のレジスタが
各々、前記共有されたポートに結合されたプリロードデ
ータ入力を含む、特許請求の範囲第２項に記載の論理装
置。
（４）前記第１のレジスタおよび前記第２のレジスタが
各々、プリロード可能化信号に応答するプリロード可能
化入力を含む、特許請求の範囲第３項に記載の論理装置
。
（５）マスタクロック信号に応答して、かつプリロード
可能化信号により活性化されるとき、前記第１のレジス
タに対して第１のクロック信号をかつ前記第２のレジス
タに対して第２のクロック信号を発生するように動作す
るクロックバッファをさらに含む、特許請求の範囲第４
項に記載の論理装置。
（６）前記第１のクロック信号および前記第２のクロッ
ク信号は前記プリロード可能化信号のない場合同期され
る、特許請求の範囲第５項に記載の論理装置。
（７）前記レジスタ選択手段が、マルチプレクサ制御信
号に応答して、かつ前記第１の出力手段および前記第２
の出力手段のうちの１個を前記共有されたポートに結合
するようにされるマルチプレクサと、バッファ制御信号
に応答して、かつ前記マルチプレクサ制御信号を発生す
るように動作するバッファ手段とを含む、特許請求の範
囲第１項に記載の論理装置。
（８）前記バッファ制御信号が前記論理手段により発生
される、特許請求の範囲第７項に記載の論理装置。
（９）複数個のアレイ入力および複数個のアレイ出力を
有するプログラム可能アレイ手段と、埋没レジスタおよ
び出力レジスタを含む少なくとも１個のレジスタ対とを
含む論理装置であって、前記埋没レジスタは埋没レジス
タ入力が前記アレイ出力の少なくとも１個に結合され、
かつ前記出力レジスタは出力レジスタ入力が前記アレイ
出力の少なくとも１個に結合され、さらに前記レジスタ対を共有されたポートに結合し、それによ
って前記埋没レジスタの埋没レジスタ出力および前記出
力レジスタの出力レジスタ出力が前記ポートに選択的に
結合され得るマルチプレクサ手段と、外部制御信号に応答してかつ前記マルチプレクサ手段を
制御するように動作するレジスタ選択手段とを含む論理
装置。
（１０）前記レジスタ選択手段が、前記アレイ出力のう
ちの１個で発生された観測可能性積の項に応答する観測
可能性バッファを含み、前記観測可能性バッファが前記
マルチプレクサ手段を制御するように少なくとも１個の
マルチプレクサ制御信号を発生する、特許請求の範囲第
９項に記載の論理装置。
（１１）前記レジスタ選択手段が、前記観測可能性バッ
ファ上で前記観測可能性積の項の結果を不能化する信号
と、前記マルチプレクサ制御信号を発生するのを助ける
ように前記レジスタ選択手段により用いられるプリロー
ド選択信号にさらに応答する、特許請求の範囲第１０項
に記載の論理装置。
（１２）前記レジスタ選択手段が、前記観測可能性バッ
ファ上で前記観測可能性積の項の結果を不能化する信号
と、前記マルチプレクサ制御信号を発生するのを助ける
ように前記レジスタ選択手段により用いられる信号にさ
らに応答する、特許請求の範囲第１０項に記載の論理装
置。
（１３）少なくとも１個のプリロード可能化信号に応答
して、かつ前記レジスタ対を選択的にプリロードするよ
うに動作するプリロード制御手段をさらに含む、特許請
求の範囲第９項に記載の論理装置。
（１４）前記プリロード可能化信号に応答して、かつ前
記レジスタ対のうちの１個が前記ポートからのデータを
プリロードするように動作するプリロード制御手段をさ
らに含む、特許請求の範囲第１１項に記載の論理装置。
（１５）前記プリロード制御手段がマスタクロック入力
にさらに応答し、かつ埋没レジスタクロックおよび出力
レジスタクロックを発生するように動作する、特許請求
の範囲第１４項に記載の論理装置。
（１６）複数個のアレイ入力および複数個のアレイ出力
を有するプログラム可能論理手段と、少なくとも１個の
埋没レジスタ入力が前記論理手段のアレイ出力に結合さ
れた埋没レジスタと、少なくとも１個の出力レジスタ入
力が前記論理手段のアレイ出力に結合された出力レジス
タと、前記埋没レジスタおよび前記出力レジスタの出力
を共通Ｉ／Ｏピンに多重化するためのマルチプレクサと
、観測可能性信号に応答して、かつマルチプレクサ制御信
号を発生するように動作する観測可能性バッファとを含
む、プログラム可能アレイ論理装置。
（１７）マスタクロック信号に応答して、かつ埋没レジ
スタクロック信号および出力レジスタクロック信号を発
生するように動作するクロックバッファをさらに含む、
特許請求の範囲第１６項に記載のプログラム可能論理ア
レイ。
（１８）前記埋没レジスタおよび前記出力レジスタの両
方はプリロードデータ入力が前記Ｉ／Ｏピンに結合され
、かつ前記クロックバッファがさらにプリロード可能化
信号に応答し、そのため唯一のレジスタが一度にロード
されるように前記埋没レジスタクロック信号または前記
出力レジスタクロック信号のいずれかが選択的に不能化
され得る、特許請求の範囲第１７項に記載のプログラム
可能論理アレイ。
（１９）第１の入力信号、第２の入力信号、第３の入力
信号、および第４の入力信号に応答して、かつ中間信号
を発生するように動作する入力段階と、前記入力段階に結合された第１の反転段階とを含む観測
可能性バッファであって、前記第１の反転段階が前記中
間信号に応答して、かつ出力信号を発生するように動作
し、さらに前記第１の反転段階に結合された第２の反転段階を含み
、前記第２の反転段階が前記出力信号に応答して、かつ
反転された出力信号を発生するように動作する観測可能
性バッファ。
（２０）前記入力段階がトランジスタ手段を含み、かつ
前記第１の入力信号および前記第２の入力信号の両方が
前記トランジスタ手段の制御ゲートに結合される、特許
請求の範囲第１９項に記載の観測可能性バッファ。
（２１）前記第１の入力信号が、前方にバイアスをかけ
られた整流器を介して前記制御ゲートに結合され、かつ
前記第２の入力信号が、逆バイアスをかけられた整流器
を介して前記制御ゲートに結合された、特許請求の範囲
第２０項に記載の観測可能性バッファ。
（２２）前記トランジスタ手段が、エミッタ、ベース、
およびコレクタを有するＮＰＮトランジスタを含み、そ
こで前記ベースが前記制御ゲートを含み、前記エミッタ
が前記コレクタより低い電位に結合され、前記第３の入
力信号および前記第４の入力信号が前記コレクタに結合
され、かつ前記中間信号が前記コレクタから得られる、
特許請求の範囲第２１項に記載の観測可能性バッファ。
（２３）前記第１の反転段階は制御ゲートが前記中間信
号に結合されたトランジスタ手段を含む、特許請求の範
囲第１９項に記載の観測可能性バッファ。
（２４）前記トランジスタ手段が、エミッタ、ベース、
およびコレクタを有する第１のＮＰＮトランジスタを含
み、そこで前記ベースが前記制御ゲートを含み、かつそ
こで前記エミッタが前記コレクタより低い電位に結合さ
れる、特許請求の範囲第２３項に記載の観測可能性バッ
ファ。
（２５）前記第１の反転段階が、エミッタ、ベース、お
よびコレクタを有する第２のＮＰＮトランジスタをさら
に含み、そこでは前記第２のＮＰＮトランジスタの前記
ベースが前記第１のＮＰＮトランジスタの前記コレクタ
に結合され、かつエミッタ、ベース、およびコレクタを
有する第３のＮＰＮトランジスタを含み、そこでは前記
第３のＮＰＮトランジスタの前記ベースが前記第１のＮ
ＰＮトランジスタの前記エミッタに結合される、特許請
求の範囲第２４項に記載の観測可能性バッファ。
（２６）前記第２のＮＰＮトランジスタの前記コレクタ
が前記第３のＮＰＮトランジスタの前記エミッタより高
い電位に結合され、前記第２のＮＰＮトランジスタの前
記エミッタが、前方にバイアスをかけられた整流器によ
り前記第３のＮＰＮトランジスタの前記コレクタに結合
され、かつ前記出力信号が前記第３のＮＰＮトランジス
タの前記コレクタから得られる、特許請求の範囲第２５
項に記載の観測可能性バッファ。
（２７）前記第２の反転段階は、制御ゲートが前記出力
信号に結合されたトランジスタ手段を含む、特許請求の
範囲第１９項に記載の観測可能性バッファ。
（２８）前記制御ゲートは整流器により前記出力信号に
結合され、かつ前記トランジスタ手段が、エミッタ、ベ
ース、およびコレクタを有する第１のＮＰＮトランジス
タを含み、そこでは前記ベースが前記制御ゲートを含み
、かつ前記エミッタが前記コレクタより低い電位に結合
される、特許請求の範囲第２７項に記載の観測可能性バ
ッファ。
（２９）前記第２の反転段階が、エミッタ、ベース、お
よびコレクタを有する第２のＮＰＮトランジスタをさら
に含み、そこでは前記第２のＮＰＮトランジスタの前記
ベースが前記第１のＮＰＮトランジスタの前記コレクタ
に結合され、かつエミッタ、ベース、およびコレクタを
有する第３のＮＰＮトランジスタを含み、そこでは前記
第３のＮＰＮトランジスタの前記ベースが前記第１のＮ
ＰＮトランジスタの前記エミッタに結合される、特許請
求の範囲第２８項に記載の観測可能性バッファ。
（３０）前記第２のＮＰＮトランジスタの前記コレクタ
が前記第３のＮＰＮトランジスタの前記エミッタより高
い電位に結合され、前記第２のＮＰＮトランジスタの前
記エミッタが、前方にバイアスをかけられた整流器によ
り前記第３のＮＰＮトランジスタの前記コレクタに結合
され、かつ前記反転された出力信号が前記第３のＮＰＮ
トランジスタの前記コレクタから得られる、特許請求の
範囲第２９項に記載の観測可能性バッファ。