JPH0356876A - モードプログラマブルｖｌｓｉデータレジスタ - Google Patents
モードプログラマブルｖｌｓｉデータレジスタInfo
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- JPH0356876A JPH0356876A JP2176125A JP17612590A JPH0356876A JP H0356876 A JPH0356876 A JP H0356876A JP 2176125 A JP2176125 A JP 2176125A JP 17612590 A JP17612590 A JP 17612590A JP H0356876 A JPH0356876 A JP H0356876A
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- 238000000034 method Methods 0.000 claims description 20
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318335—Test pattern compression or decompression
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- G—PHYSICS
- G01—MEASURING; TESTING
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-
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G—PHYSICS
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は超大規模集積回路（ＶＬＳＩ）のテストに、特
に半導体装置のオンチップ自己テストを実行するための
モードプログラマブルデータレジスタに関する。
に半導体装置のオンチップ自己テストを実行するための
モードプログラマブルデータレジスタに関する。
（背景技術）
ＶＬＳ Ｉチンブの複雑化に伴い、最先端の設計方法は
概念において階層方式とモジュール方式である。
概念において階層方式とモジュール方式である。
そのような場合、チップの設計は通常データ記憶装置あ
るいは転送レジスタにょる“パイプライン”形式で相互
連結される合理的な規模の機能素子のグループとなる。
るいは転送レジスタにょる“パイプライン”形式で相互
連結される合理的な規模の機能素子のグループとなる。
実際上、チノブへの主人カやチップからの主出力はパラ
レルデータレジスタである。このようなチップの複雑性
を考慮すると、大規模な市販テスト′！Ｊ置へのインタ
ーフェースとしてＩ／Ｏボートを使用して全テストを行
なうことは非常な困難性を意味する． ＶＬＳＩチップで実行される組み合わせ論理数や無数の
可能性のある障害モードを考慮すると、半導体チノブが
“良゛゜であるということを確実性をもって明言するた
めには、無数のテスト入力や観測出力が必要であること
は当業者には予測できる。
レルデータレジスタである。このようなチップの複雑性
を考慮すると、大規模な市販テスト′！Ｊ置へのインタ
ーフェースとしてＩ／Ｏボートを使用して全テストを行
なうことは非常な困難性を意味する． ＶＬＳＩチップで実行される組み合わせ論理数や無数の
可能性のある障害モードを考慮すると、半導体チノブが
“良゛゜であるということを確実性をもって明言するた
めには、無数のテスト入力や観測出力が必要であること
は当業者には予測できる。
このために、過去数年間、ＶＬＳＩヂノプを最適に、扛
つ効果的にテストするための技術に、多くの注意が払わ
れてきた。種々の技術がＥｄｗａｒｄ Ｊ．ＭｃＣｌｕ
ｓｋｅｙ著”Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ
Ｔｅｃｈｎｉｑｕｅｓ” ＩＥＥＥＤｅｓｉｇｎ ａｎ
ｄ Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｅｒ．．Ｖｏｌ．
２ ， Ｎｏ． ２１９８５年四月、２１−２８頁に記
載されている。
つ効果的にテストするための技術に、多くの注意が払わ
れてきた。種々の技術がＥｄｗａｒｄ Ｊ．ＭｃＣｌｕ
ｓｋｅｙ著”Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ
Ｔｅｃｈｎｉｑｕｅｓ” ＩＥＥＥＤｅｓｉｇｎ ａｎ
ｄ Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｅｒ．．Ｖｏｌ．
２ ， Ｎｏ． ２１９８５年四月、２１−２８頁に記
載されている。
このような技術の一つはチノプの“自己テスト”に関す
るものである。実際には、それは過去に考案された技術
の新たな変形であり、そしてプリント基板での機能素子
をテストするモジュールレベルに、あるいはより高レベ
ルに適用される．この技術を使用して、一連の擬似乱数
（ＰＲＮ）が機能素子あるいは素子に加えられ、そして
その応答がデータ圧縮プロセスあるいは“特徴分析”Ｓ
Ａを使用して累積的に観測される． オンチノプ自己テスト技術のＶＬＳＩチンプ・テストへ
の適用に関する、最新の方法は特徴分析（ＳＡ）と同様
にチップとでの擬似乱数（ＰＲＮ）発生を含んでいる。
るものである。実際には、それは過去に考案された技術
の新たな変形であり、そしてプリント基板での機能素子
をテストするモジュールレベルに、あるいはより高レベ
ルに適用される．この技術を使用して、一連の擬似乱数
（ＰＲＮ）が機能素子あるいは素子に加えられ、そして
その応答がデータ圧縮プロセスあるいは“特徴分析”Ｓ
Ａを使用して累積的に観測される． オンチノプ自己テスト技術のＶＬＳＩチンプ・テストへ
の適用に関する、最新の方法は特徴分析（ＳＡ）と同様
にチップとでの擬似乱数（ＰＲＮ）発生を含んでいる。
これらの素子は別々に設計され、そしてチノプの設計中
、適正な制御論理が包含されるので、自己テストモード
である時、ＰＲＮはどのデータレジスタへも送信可能で
あり、そして特徴分析器がレジスタからデータを収集す
ることが可能となる。典型的には、ＰＲＮ発生器はデー
タレジスタに直列に挿入され、そしてＳＡ受信装置は直
列的あるいは並列的にデータを収集する。多くの所定の
ＰＩ？Ｎ入力及びＳＡデータ圧縮の後、ＳＡ受信装置内
の結果が以前に（論理シミュレーションから）決定され
た゜゛特徴（ングネチャ）”と比較される。
、適正な制御論理が包含されるので、自己テストモード
である時、ＰＲＮはどのデータレジスタへも送信可能で
あり、そして特徴分析器がレジスタからデータを収集す
ることが可能となる。典型的には、ＰＲＮ発生器はデー
タレジスタに直列に挿入され、そしてＳＡ受信装置は直
列的あるいは並列的にデータを収集する。多くの所定の
ＰＩ？Ｎ入力及びＳＡデータ圧縮の後、ＳＡ受信装置内
の結果が以前に（論理シミュレーションから）決定され
た゜゛特徴（ングネチャ）”と比較される。
ＰＲＮＧ， ＳＡ、制御用の回路及び既知結果は通常チ
ップ上の１セクシゴンに組込まれ、“チップテスタビリ
ティ論理” （ＣＴＬ）と呼ばれる。ＣＴ＋．が達成し
なければならない二次機能の量を考慮すると、それは通
常チップ上の使用可能領域の大きな部分（２０バーセン
トあるいはそれ以上）を使用してしまい、それによりチ
ンブの一次機能に利用できる領域を減少させてしまう。
ップ上の１セクシゴンに組込まれ、“チップテスタビリ
ティ論理” （ＣＴＬ）と呼ばれる。ＣＴ＋．が達成し
なければならない二次機能の量を考慮すると、それは通
常チップ上の使用可能領域の大きな部分（２０バーセン
トあるいはそれ以上）を使用してしまい、それによりチ
ンブの一次機能に利用できる領域を減少させてしまう。
（発明の概要）
本発明によれば、使用可能なＶＬＳＩチンプ領域の最小
の増加でＶＬＳＩのオンチノブ自己テストを容易に行な
うためのモードプログラマブルデータレジスタが提供さ
れる。そのようなデータレジスタは、標準データ記憶及
び転送モード、そして走査モードの動作に加えて、擬似
乱数（ＰＲＮ）モードの動作あるいは特徴分析（ＳＡ）
モードの動作を含む。
の増加でＶＬＳＩのオンチノブ自己テストを容易に行な
うためのモードプログラマブルデータレジスタが提供さ
れる。そのようなデータレジスタは、標準データ記憶及
び転送モード、そして走査モードの動作に加えて、擬似
乱数（ＰＲＮ）モードの動作あるいは特徴分析（ＳＡ）
モードの動作を含む。
オンチンプ自己テストを達成するために、ＰＩＩＮ動作
モードを有するデータレジスタ及びＳＡｖＪ作モードを
有するデータレジスタをＶｌ．ＳＩに含ませることが本
発明の１つの目的である． モードプログラマブルデータレジスタは、データを記憶
するための複数のステージを含み、各ステージは複数の
モードの一つを使用可能状態にするためのモード制御手
段を有し、更に、プログラムされた入力制御信号に従い
テストモードあるいはデータモードを選択するための複
数のステージに結合された第一レジスタ制御手段、その
複数のと ステージの少なく轡も一つの所定ステージの出力に結合
され、テストモードが選沢された時、そのステージの第
一ステージにフィードハノク信号を発生する手段、第一
レジスタ制御手段とフィードバック信号発生手段に結合
され、走査イネーブル信号に従いレジスタの走査モード
を選択する第二レジスタ制御手段を含む．モードプログ
ラマブルデータレジスタは、さらにテストモード動作時
に、ステージの自動データ初期化を含んでいる。加えで
、複数のステージのそれぞれは、第一レジスタ制御手段
の出力名結合され、データモード入力あるいは前記ステ
ージに記憶するためのテストモード初期化入力を選択す
る論理手段を含んでいる。
モードを有するデータレジスタ及びＳＡｖＪ作モードを
有するデータレジスタをＶｌ．ＳＩに含ませることが本
発明の１つの目的である． モードプログラマブルデータレジスタは、データを記憶
するための複数のステージを含み、各ステージは複数の
モードの一つを使用可能状態にするためのモード制御手
段を有し、更に、プログラムされた入力制御信号に従い
テストモードあるいはデータモードを選択するための複
数のステージに結合された第一レジスタ制御手段、その
複数のと ステージの少なく轡も一つの所定ステージの出力に結合
され、テストモードが選沢された時、そのステージの第
一ステージにフィードハノク信号を発生する手段、第一
レジスタ制御手段とフィードバック信号発生手段に結合
され、走査イネーブル信号に従いレジスタの走査モード
を選択する第二レジスタ制御手段を含む．モードプログ
ラマブルデータレジスタは、さらにテストモード動作時
に、ステージの自動データ初期化を含んでいる。加えで
、複数のステージのそれぞれは、第一レジスタ制御手段
の出力名結合され、データモード入力あるいは前記ステ
ージに記憶するためのテストモード初期化入力を選択す
る論理手段を含んでいる。
モードプログラマブルデータレジスタはさらにテストモ
ードでの動作時にステージの自動データ初期化を含んで
いる。
ードでの動作時にステージの自動データ初期化を含んで
いる。
本発明のさらなる特徴によれば、データレジスタの複数
のステージにデータを記憶し、モード制御手段によりデ
ータレジスタの複数のモードの一つを使用可能にし、複
数のステージに結合された第一レジスタ制御手段により
プログラムされた入力制１重信号に従いデータレジスタ
のテストモードあるいはデータモードを選択し、テスト
モード選訳された時、複数のステージの少なくとも一つ
の所定ステージの出力に結合された手段により、フィー
ドバノク信号を発生して第一ステージに結合し、第一レ
ジスタ制御手段と前記フィードハソク信号発生手段に結
合された第二レジスタ制御手段を使用して走査イネーブ
ル信号に従いデータレジスタの走査モードを選択する、
ステップから構成される、モードプログラマブルデータ
レジスタを有しＶＬＳＩチップ上での自己テストを実行
するための方法が提供される．複数ステージにデータを
記憶するステップはさらに、第一レジスタ制御手段の出
力に結合された手段で複数ステージのそれぞれに結合す
るためのデータモード入力あるいはテストモード初期化
入力を選択するステップを含む。
のステージにデータを記憶し、モード制御手段によりデ
ータレジスタの複数のモードの一つを使用可能にし、複
数のステージに結合された第一レジスタ制御手段により
プログラムされた入力制１重信号に従いデータレジスタ
のテストモードあるいはデータモードを選択し、テスト
モード選訳された時、複数のステージの少なくとも一つ
の所定ステージの出力に結合された手段により、フィー
ドバノク信号を発生して第一ステージに結合し、第一レ
ジスタ制御手段と前記フィードハソク信号発生手段に結
合された第二レジスタ制御手段を使用して走査イネーブ
ル信号に従いデータレジスタの走査モードを選択する、
ステップから構成される、モードプログラマブルデータ
レジスタを有しＶＬＳＩチップ上での自己テストを実行
するための方法が提供される．複数ステージにデータを
記憶するステップはさらに、第一レジスタ制御手段の出
力に結合された手段で複数ステージのそれぞれに結合す
るためのデータモード入力あるいはテストモード初期化
入力を選択するステップを含む。
複数モードの一つを使用可能にするステップはデータレ
ジスタの擬似乱数発生モードの動作を含み、そして複数
モードの一つを使用可能にするステンブはデータレジス
タの特徴分析モードの動作を含む． （実施例） 第１図を参照すると、動作モートがモードコントローラ
３３により決定される擬似乱数（ＰＲＮ）発生器を有す
るモードプログラマブル、マルチステノプの、ＶＬＳＩ
レジスタ１０からなる本発明の論Ｅｌ／回路図が示され
る。さらに、データレジスタＩＯは通常のデータ記憶を
実行するか、あるいはデータを転送し、また走査モード
で動作する．Ｄフリップフロップ３８はステージＡ５０
で記憶能力を提供し、そしてステージＢ５２やステージ
Ｃ５４などの後続の各ステージはステージＡ５０と同様
の回路構成からなる。
ジスタの擬似乱数発生モードの動作を含み、そして複数
モードの一つを使用可能にするステンブはデータレジス
タの特徴分析モードの動作を含む． （実施例） 第１図を参照すると、動作モートがモードコントローラ
３３により決定される擬似乱数（ＰＲＮ）発生器を有す
るモードプログラマブル、マルチステノプの、ＶＬＳＩ
レジスタ１０からなる本発明の論Ｅｌ／回路図が示され
る。さらに、データレジスタＩＯは通常のデータ記憶を
実行するか、あるいはデータを転送し、また走査モード
で動作する．Ｄフリップフロップ３８はステージＡ５０
で記憶能力を提供し、そしてステージＢ５２やステージ
Ｃ５４などの後続の各ステージはステージＡ５０と同様
の回路構成からなる。
第２図には、モードコントローラ８３により決定される
動作モードの一つにおいて特徴（冫グネチャ）分析（Ｓ
Ａ）能力を有するモードプログラマブル、マルチステー
ジの、ＶＬＳＩレジスタ６０からなる本発明の論理／回
路図が示されている。さらに、データレジスタ６０は通
常データ記憶を実行するか、あるいはデータを転送し、
また走査モードで動作する．Ｄフリップフロップ９０は
ステージＡＩＯＯにおいて記憶能力を提供し、そしてス
テージ８１０２やステージ（：１０４などの後続の各ス
テージはステージＡ１００と同様の回路構成からなる．
同じ半導体チンプ上の標準データ記憶装置あるいは転送
レジスタの代わりに複数のモードプログラマブルデータ
レジスタ１０及びモードプログラマブルデータレジスタ
６０を使用する組み合わせはテスト回路構成用のチンブ
領域を少し増加するだけで完全なオンチノブ自己テスト
能力を提供する． 再度第１図において、データはＤＡＴＡ − ＩＮ入力
を介してデータレジスタ１０に提供される。表１はデー
タレジスタ１０の動作の三つのモードに対する真理値表
を示す． 表ｌ データモードにおいて、テストイネーブル（ＴＥ）信号
は論理ゼロであり、そして走査イ不一ブル（ＳＥ）信号
は論理ゼロである。擬似乱数発生モードにおいて、ＴＥ
は論理ｌで、ＳＥは論理０、そして走査モードにおいて
は、ＴＥは論理１あるいは論理０のいずれかであっても
良いが、ＳＥは論理１でなければならない．表１は、テ
ストモード（ＰＲＮ）あるいはデータモードのいずれか
において、データレジスタの内容が観測のために走査（
ＳＣＡＮ）出力受信装置（図示されない）にシフトアウ
トされるように、データレジスタ１０は走査モードに配
置可能であることを示す。
動作モードの一つにおいて特徴（冫グネチャ）分析（Ｓ
Ａ）能力を有するモードプログラマブル、マルチステー
ジの、ＶＬＳＩレジスタ６０からなる本発明の論理／回
路図が示されている。さらに、データレジスタ６０は通
常データ記憶を実行するか、あるいはデータを転送し、
また走査モードで動作する．Ｄフリップフロップ９０は
ステージＡＩＯＯにおいて記憶能力を提供し、そしてス
テージ８１０２やステージ（：１０４などの後続の各ス
テージはステージＡ１００と同様の回路構成からなる．
同じ半導体チンプ上の標準データ記憶装置あるいは転送
レジスタの代わりに複数のモードプログラマブルデータ
レジスタ１０及びモードプログラマブルデータレジスタ
６０を使用する組み合わせはテスト回路構成用のチンブ
領域を少し増加するだけで完全なオンチノブ自己テスト
能力を提供する． 再度第１図において、データはＤＡＴＡ − ＩＮ入力
を介してデータレジスタ１０に提供される。表１はデー
タレジスタ１０の動作の三つのモードに対する真理値表
を示す． 表ｌ データモードにおいて、テストイネーブル（ＴＥ）信号
は論理ゼロであり、そして走査イ不一ブル（ＳＥ）信号
は論理ゼロである。擬似乱数発生モードにおいて、ＴＥ
は論理ｌで、ＳＥは論理０、そして走査モードにおいて
は、ＴＥは論理１あるいは論理０のいずれかであっても
良いが、ＳＥは論理１でなければならない．表１は、テ
ストモード（ＰＲＮ）あるいはデータモードのいずれか
において、データレジスタの内容が観測のために走査（
ＳＣＡＮ）出力受信装置（図示されない）にシフトアウ
トされるように、データレジスタ１０は走査モードに配
置可能であることを示す。
データレジスタ１０の各ステージ５０、５２、５４はテ
ストモード初期化（ＩＮＩＴ）入力あるいはＤフリノプ
フロツブ３８に結合するためのデータモード入力（ＤＡ
ＴＡ−ＩＮ）のいずれかを選択するための（Ｊｉｏｓ伝
達ゲート（トランスミンション・ゲート） ２０， ２
２からなる同じ回路横戒を有している。また、データレ
ジスタ１０の選択されたモードに従ってＤフリンプフロ
ップ３８へのデータを制御するための伝達ゲート３４、
３６から構成されるモードコントローラ３３が設けられ
ている。各データレジスタ１０に必要とされる制御回路
横威は最小で、ステージ数とは無関係であり、それはデ
ータレジスタ１０のテストモード動作を制御するため、
ＡＮＤゲート１４に結合された百出力とＡＮＤゲー口６
に結合されたＤ出力を有するＤフリップフロップｌ２か
ら構成されている。ＡＮＤゲート１４のＡ出力とＡＮＤ
ゲートｌ６のＢ出力が第３図に示されている。テストイ
不一ブル（ＴＥ）がアサートされると、ＤＡＴＡ−ＩＮ
が各ステージのＤフリンブフロノプ３８をロードするこ
とが禁止される。その代わりに、走査イ不一ブル（ＳＥ
）が伝達ゲート３６を介してアサートされる時ＳＣＡＭ
−ＩＮ入力により、あるいは擬似乱数発生器モードで動
作している時にリニアフィードバッ・ク排他的論理和ゲ
ート４０、４２によりＤフリノブフロソプ３８は伝達ゲ
ート３４を介して初期化（ＩＮＩＴ）データによりロー
ドされる。ＣＭＯＳ伝達ゲート３０、３２はＳＣＡＮ−
ＩＮとＳＥとリニアフィードバック信号とを受け、これ
らのゲート３０、３２の出力は伝達ゲート３６に結合さ
れる．伝達ゲート３６の出力はＤフリップフロツブ３８
にロードされる。
ストモード初期化（ＩＮＩＴ）入力あるいはＤフリノプ
フロツブ３８に結合するためのデータモード入力（ＤＡ
ＴＡ−ＩＮ）のいずれかを選択するための（Ｊｉｏｓ伝
達ゲート（トランスミンション・ゲート） ２０， ２
２からなる同じ回路横戒を有している。また、データレ
ジスタ１０の選択されたモードに従ってＤフリンプフロ
ップ３８へのデータを制御するための伝達ゲート３４、
３６から構成されるモードコントローラ３３が設けられ
ている。各データレジスタ１０に必要とされる制御回路
横威は最小で、ステージ数とは無関係であり、それはデ
ータレジスタ１０のテストモード動作を制御するため、
ＡＮＤゲート１４に結合された百出力とＡＮＤゲー口６
に結合されたＤ出力を有するＤフリップフロップｌ２か
ら構成されている。ＡＮＤゲート１４のＡ出力とＡＮＤ
ゲートｌ６のＢ出力が第３図に示されている。テストイ
不一ブル（ＴＥ）がアサートされると、ＤＡＴＡ−ＩＮ
が各ステージのＤフリンブフロノプ３８をロードするこ
とが禁止される。その代わりに、走査イ不一ブル（ＳＥ
）が伝達ゲート３６を介してアサートされる時ＳＣＡＭ
−ＩＮ入力により、あるいは擬似乱数発生器モードで動
作している時にリニアフィードバッ・ク排他的論理和ゲ
ート４０、４２によりＤフリノブフロソプ３８は伝達ゲ
ート３４を介して初期化（ＩＮＩＴ）データによりロー
ドされる。ＣＭＯＳ伝達ゲート３０、３２はＳＣＡＮ−
ＩＮとＳＥとリニアフィードバック信号とを受け、これ
らのゲート３０、３２の出力は伝達ゲート３６に結合さ
れる．伝達ゲート３６の出力はＤフリップフロツブ３８
にロードされる。
第１図と第３図において、本発明の最も重要な特徴の一
つは初期化（ＩＮＩＴ）データワードの自動ロードであ
る。擬似乱数（ＰＳ）ｉ）発生プロセスが既知状態から
開始しなければ、その数発生は全くランダムとなり、未
知期待出力となる。故に、テストイネーブル（ＴＥ）信
号がアサー卜されると（論理１）、その時ＣＬＯＣＫ
（クロック）は第３図に示されるように低であり、最初
の動作はデータモードからテストモードに入力を切り替
え、そして初期化（ＩＮＩＴ）入力を使用可能にする。
つは初期化（ＩＮＩＴ）データワードの自動ロードであ
る。擬似乱数（ＰＳ）ｉ）発生プロセスが既知状態から
開始しなければ、その数発生は全くランダムとなり、未
知期待出力となる。故に、テストイネーブル（ＴＥ）信
号がアサー卜されると（論理１）、その時ＣＬＯＣＫ
（クロック）は第３図に示されるように低であり、最初
の動作はデータモードからテストモードに入力を切り替
え、そして初期化（ＩＮＩＴ）入力を使用可能にする。
ＩＮＩＴはハードワイヤードされるか又はプログラマブ
ルＩＮＩＴデータ発生器により提供されても良い。デー
タレジスタ１０の各ステージのＤフリップフロップは第
一アクティブクロックパルスの期間にその関連ＩＮＩＴ
ビット（０又は１）でロードされる．この動作はＩＮＩ
ＴデータをＤフリップフロップ３８のマスターセクショ
ンに移動させるのに必要な時間（通常〈５ナノ秒）を表
すセットアップタイム（Ｔｓ）と共に第３図に示されて
いる．クロックが論理１状態に進むと、ＩＮＩＴデータ
はＤフリップフ口ップ３８のスレーブ部に転送され、そ
れによりデータレジスタ】０の開始値を設定する．クロ
ックが論理０状態に戻ると、擬似乱数発生器のリニアフ
ィードハ，クルーブが使用可能状態となる．次のクロッ
クパルスで、ＰＲＮシーケンスが開始される， ＰＩ？
Ｎ発生２＝モードは、クロノクが低である時にＴＥが論
理０状態に変化するまで動作状態のまま留まる，データ
レジスタ１０は通常データモードで動作可能で、次のク
ロノクパルスでＤＡＴＩ−ＩＮを受け取ることが可能と
なる。
ルＩＮＩＴデータ発生器により提供されても良い。デー
タレジスタ１０の各ステージのＤフリップフロップは第
一アクティブクロックパルスの期間にその関連ＩＮＩＴ
ビット（０又は１）でロードされる．この動作はＩＮＩ
ＴデータをＤフリップフロップ３８のマスターセクショ
ンに移動させるのに必要な時間（通常〈５ナノ秒）を表
すセットアップタイム（Ｔｓ）と共に第３図に示されて
いる．クロックが論理１状態に進むと、ＩＮＩＴデータ
はＤフリップフ口ップ３８のスレーブ部に転送され、そ
れによりデータレジスタ】０の開始値を設定する．クロ
ックが論理０状態に戻ると、擬似乱数発生器のリニアフ
ィードハ，クルーブが使用可能状態となる．次のクロッ
クパルスで、ＰＲＮシーケンスが開始される， ＰＩ？
Ｎ発生２＝モードは、クロノクが低である時にＴＥが論
理０状態に変化するまで動作状態のまま留まる，データ
レジスタ１０は通常データモードで動作可能で、次のク
ロノクパルスでＤＡＴＩ−ＩＮを受け取ることが可能と
なる。
テストヘクトル発生用の擬似ｉ！ｉＬ数発生器としてリ
ニアフィードハノクシフトレジスタ（ＬＦＳＲ）を使用
することは当業者には既知事項である。例えば、前述の
！’ｌｃｃｌｕｓｋｅｙの文献において、担み込み自己
テスト（ＢＩＳＴ）技術の概説が示されており、そこで
この方法の長所が説明されているが、また自己テスト回
路に必要なチップ領域の付加が歩留りや信頼性の低下を
もたらすことを述べている、しかし、このような短所は
本発明により解消される。
ニアフィードハノクシフトレジスタ（ＬＦＳＲ）を使用
することは当業者には既知事項である。例えば、前述の
！’ｌｃｃｌｕｓｋｅｙの文献において、担み込み自己
テスト（ＢＩＳＴ）技術の概説が示されており、そこで
この方法の長所が説明されているが、また自己テスト回
路に必要なチップ領域の付加が歩留りや信頼性の低下を
もたらすことを述べている、しかし、このような短所は
本発明により解消される。
第２図において、データはＤ＾↑Ａ−ＩＮ入力を介して
データレジスタ６０に提供される．表２はデータレジス
タ６０の動作の三つのモードに対する真理値表を示す． 表２ データモードにおいて、テストイネーブル（ＴＥ）信号
は論理ゼロであり、走査イネーブル（ＳＥ）信号は論理
０である．特設分析（ＳＡ）モードにおいて、ＴＥは論
理１で、ＳＥは論理０であり、そして走査モードである
ためには、ＴＥは論理１かあるいは論理０のいずれかで
あっても良いが、ＳＥは論理１でなければならない。表
２は、テストモード（ＳＡ）あるいはデータモードのい
ずれかである場合に、データレジスタの内容が観測のた
めに走査出力受信装置く図示されない）にシフトアウト
されるように、データレジスタ６０は走査モードに設定
可能であることを示している。
データレジスタ６０に提供される．表２はデータレジス
タ６０の動作の三つのモードに対する真理値表を示す． 表２ データモードにおいて、テストイネーブル（ＴＥ）信号
は論理ゼロであり、走査イネーブル（ＳＥ）信号は論理
０である．特設分析（ＳＡ）モードにおいて、ＴＥは論
理１で、ＳＥは論理０であり、そして走査モードである
ためには、ＴＥは論理１かあるいは論理０のいずれかで
あっても良いが、ＳＥは論理１でなければならない。表
２は、テストモード（ＳＡ）あるいはデータモードのい
ずれかである場合に、データレジスタの内容が観測のた
めに走査出力受信装置く図示されない）にシフトアウト
されるように、データレジスタ６０は走査モードに設定
可能であることを示している。
データレジスタ６０の各ステージ＋００、１０２、１０
４は、ＡＮＤゲー｝８．Ｌ８６、そして排他的論理和ゲ
ート８８からなるモートコントローラ８３を介してＤフ
リソプフロソプ９０へのテストモード初期化（ＩＮＩＴ
）入力あるいはデータモート入力（ＤＡＴＡ−ＩＮ）の
いずれかを選択するためのＣＭＯＳ伝達ゲート７０、７
２からなる同し回路構成を有する。モートコントローラ
８３はデータレジスタ６０の選択されたモードによりＤ
フリンプフ口ノブ８０へのデータを制御する。
４は、ＡＮＤゲー｝８．Ｌ８６、そして排他的論理和ゲ
ート８８からなるモートコントローラ８３を介してＤフ
リソプフロソプ９０へのテストモード初期化（ＩＮＩＴ
）入力あるいはデータモート入力（ＤＡＴＡ−ＩＮ）の
いずれかを選択するためのＣＭＯＳ伝達ゲート７０、７
２からなる同し回路構成を有する。モートコントローラ
８３はデータレジスタ６０の選択されたモードによりＤ
フリンプフ口ノブ８０へのデータを制御する。
各データレジスタ６０に必要とされる制御回路構成はま
た最小で、且つステージ数とは無関係であり、それはデ
ータレジスタ６０のテストモード動作を制御するためＡ
ＮＤゲート６４に結合された百出力とＡＮＤゲート６６
に結合されたＤ出力とを有するＤフリノブフロンプ６２
から構成される。ＡＮＤゲート６４の出力ＡとＡＮＤゲ
ート６６の出力Ｂが第３図に示されている。テストイネ
ーブル（ＴＥ）がアサートされると、ＤＡＴＡ − Ｉ
Ｎが各ステージ１００、１０２、１０４のＤフリ，プフ
ロノプ９０をロードすることが禁止される。
た最小で、且つステージ数とは無関係であり、それはデ
ータレジスタ６０のテストモード動作を制御するためＡ
ＮＤゲート６４に結合された百出力とＡＮＤゲート６６
に結合されたＤ出力とを有するＤフリノブフロンプ６２
から構成される。ＡＮＤゲート６４の出力ＡとＡＮＤゲ
ート６６の出力Ｂが第３図に示されている。テストイネ
ーブル（ＴＥ）がアサートされると、ＤＡＴＡ − Ｉ
Ｎが各ステージ１００、１０２、１０４のＤフリ，プフ
ロノプ９０をロードすることが禁止される。
代わりに、走査イ不一ブル（ＳＥ）が（｛Ｊ［他的論理
和ゲート８８に結合されているＡＮＤゲート８６に結合
されている）伝達ゲート８０を介してアサートされる時
ＳＣＡＮ−ＩＮ入力により、あるいは特徴分析モードで
動作している時にリニアフィードバノク排他的論理和ゲ
ート９２、９４によりＤフリノプフロンプ９０はＡＮｆ
）ゲート８４に結合された伝達ゲート７０を介して初期
化（ｒＮＩＴ）データによりロードされる。
和ゲート８８に結合されているＡＮＤゲート８６に結合
されている）伝達ゲート８０を介してアサートされる時
ＳＣＡＮ−ＩＮ入力により、あるいは特徴分析モードで
動作している時にリニアフィードバノク排他的論理和ゲ
ート９２、９４によりＤフリノプフロンプ９０はＡＮｆ
）ゲート８４に結合された伝達ゲート７０を介して初期
化（ｒＮＩＴ）データによりロードされる。
ＣＭＯＳ伝送ゲート８０、８２はＳＣＡＮ−１四とＳＥ
とリニアフィードバック信号とを受け、これらのゲート
８０，８２の出力は排他的論理和ゲート８８に結合され
ているＡＮＤゲート８６に結合されている。 第２図と
第３図において、データレジスタ６０の最も重要な特徴
の一つは、データレジスタ１０に前述したと同様に、初
期化（ＩＮＩＴ）データワードの自動ロードである．特
徴分析（ＳＡ）プロセスが既知状態から開始しなければ
、そのデータ圧縮は結果が予測できない全くのランダム
となる。故に、テストイネーブル（ＴＥ）信号が活動化
されると、その時クロックは第３図に示されるように低
であり、最初の動作はデータモードからテストモードに
入力を切り替え、そして初期化（ＩＮＩＴ）入力を使用
可能にする。ＩＮＩＴはハードワイヤードされるか又は
プログラマブルＩＮＩＴデータ発生器により提供されて
も良い。データレジスタ６０の各ステージのＤフリンブ
フロンブは第一アクティブクロックパルスの期間にその
関連ＩＮＩ↑ピント（０又は１）でロードされる．この
動作はＩＮＩＴデータをＤフリンブフロソブ９０のマス
ターセクンヨンに移動させるのに必要な時間（通常く５
ナノ秒）を表すセノトアノプタイム（Ｔｓ ）と共に第
３図に示されている。クロックカＪＱ理ｌ状態に進むと
、ＩＮＩＴデータはＤフリンプフロノブ９０のスレーブ
部に転送され、それによりデータレジスタ６０開始値を
設定する。クロノクが論理Ｏ状態に戻ると、フィードバ
ノクルーブが使用可能状態となる。次のクロノクで、Ｓ
Ａ動作が開始される， ＳＡモードは、クロノクが低で
ある時にＴＥが論理０状態に変化するまで動作状態のま
ま留まる。その時データレジスタ６０は通常データモー
ドで動作可能で、次のクロックパルステＤＡＴＡ ＩＮ
を受け取ることが可能となる． 特徴分析は当業者には既知であり、前述のＭｃＣ Ｉｕ
ｋｅｙの文献に述べられている．分析される特徴は、擬
似乱数発生器からなどの特定ピントパターンがテスト中
ＶＬＳ１回路に加えられた後に、モードプログラマブル
データレジスタ６０などのレジスタに留まるピントパタ
ーンである。最も一般的な圧縮回路はリニアフィードハ
ンクシフトレジスタ（１．ＦｓＲ）を１采用する． ＶＬＳ１回路のオンチノプ自己テストを実行するために
、擬似乱数（ＰＩ？Ｎ）発生器モードの動作を有するデ
ータレジスタ１０が特徴分析（Ｓ＾）動作モードを有す
るデータレジスタ６０と共にνＬＳＩチノブ上に包含さ
れる， ＰＲＮ発生器データレジスタは典型的にはデー
タレジスタに直列的に挿入され、そしてＳＡデータレジ
スタは直列的に、あるいは並列的にデータを収集する。
とリニアフィードバック信号とを受け、これらのゲート
８０，８２の出力は排他的論理和ゲート８８に結合され
ているＡＮＤゲート８６に結合されている。 第２図と
第３図において、データレジスタ６０の最も重要な特徴
の一つは、データレジスタ１０に前述したと同様に、初
期化（ＩＮＩＴ）データワードの自動ロードである．特
徴分析（ＳＡ）プロセスが既知状態から開始しなければ
、そのデータ圧縮は結果が予測できない全くのランダム
となる。故に、テストイネーブル（ＴＥ）信号が活動化
されると、その時クロックは第３図に示されるように低
であり、最初の動作はデータモードからテストモードに
入力を切り替え、そして初期化（ＩＮＩＴ）入力を使用
可能にする。ＩＮＩＴはハードワイヤードされるか又は
プログラマブルＩＮＩＴデータ発生器により提供されて
も良い。データレジスタ６０の各ステージのＤフリンブ
フロンブは第一アクティブクロックパルスの期間にその
関連ＩＮＩ↑ピント（０又は１）でロードされる．この
動作はＩＮＩＴデータをＤフリンブフロソブ９０のマス
ターセクンヨンに移動させるのに必要な時間（通常く５
ナノ秒）を表すセノトアノプタイム（Ｔｓ ）と共に第
３図に示されている。クロックカＪＱ理ｌ状態に進むと
、ＩＮＩＴデータはＤフリンプフロノブ９０のスレーブ
部に転送され、それによりデータレジスタ６０開始値を
設定する。クロノクが論理Ｏ状態に戻ると、フィードバ
ノクルーブが使用可能状態となる。次のクロノクで、Ｓ
Ａ動作が開始される， ＳＡモードは、クロノクが低で
ある時にＴＥが論理０状態に変化するまで動作状態のま
ま留まる。その時データレジスタ６０は通常データモー
ドで動作可能で、次のクロックパルステＤＡＴＡ ＩＮ
を受け取ることが可能となる． 特徴分析は当業者には既知であり、前述のＭｃＣ Ｉｕ
ｋｅｙの文献に述べられている．分析される特徴は、擬
似乱数発生器からなどの特定ピントパターンがテスト中
ＶＬＳ１回路に加えられた後に、モードプログラマブル
データレジスタ６０などのレジスタに留まるピントパタ
ーンである。最も一般的な圧縮回路はリニアフィードハ
ンクシフトレジスタ（１．ＦｓＲ）を１采用する． ＶＬＳ１回路のオンチノプ自己テストを実行するために
、擬似乱数（ＰＩ？Ｎ）発生器モードの動作を有するデ
ータレジスタ１０が特徴分析（Ｓ＾）動作モードを有す
るデータレジスタ６０と共にνＬＳＩチノブ上に包含さ
れる， ＰＲＮ発生器データレジスタは典型的にはデー
タレジスタに直列的に挿入され、そしてＳＡデータレジ
スタは直列的に、あるいは並列的にデータを収集する。
多くの所定ＰＲＮ入力とＳＡデータ圧縮の後、ＳＡレジ
スタ内の結果は以前に決定された“特徴” （論理シミ
ュレーション）と比較される。
スタ内の結果は以前に決定された“特徴” （論理シミ
ュレーション）と比較される。
以上、本発明の好適実施例を述べたが、数多くの改変や
変更が可能であることは本発明の範囲から逸脱すること
なく無く可能であることは当業者には明白である。例え
ば、データレジスタ１０への初期化（ＩＮＩＴ）入力は
ハードワイヤートされるか、又はプログラマブルＩＮｉ
Ｔデータ発生器により提供されても良い。
変更が可能であることは本発明の範囲から逸脱すること
なく無く可能であることは当業者には明白である。例え
ば、データレジスタ１０への初期化（ＩＮＩＴ）入力は
ハードワイヤートされるか、又はプログラマブルＩＮｉ
Ｔデータ発生器により提供されても良い。
第１図は擬似乱数発生器を含む複数ステージ、モードプ
ログラマブル、及び多機能の、ＣＭＯＳデータレジスタ
を示す本発明の論理／回路図、第２図は特徴分析能力を
含む複数ステージ、モードプログラマブル、及び多機能
の、ＣＭＯＳデータレジスタを示す本発明の回路図、 第３図は擬似乱数発生器あるいは特徴分析能力を有する
多機能データレジスタのテストモードタイミング図であ
る． １０．６０：νＬＳＩデータレジスタ、１２．３８，６
２．９０ ： Ｄクリップフロソブ、１４． １６，６
４，６６，８４．８６ ： ＡＮＤ’ｙ− − ト、２
０．２２，３０，３２．７０，７２．８０，８２ ：
Ｃ？ＩＯＳ伝達ゲート、３３．８３：モードコントロー
ラ、 ３４．３６：伝達ゲート、 ４０．４２，８８．９２，９４ ：リニアフィードバッ
ク排他的論理和ゲート。 （外４名）
ログラマブル、及び多機能の、ＣＭＯＳデータレジスタ
を示す本発明の論理／回路図、第２図は特徴分析能力を
含む複数ステージ、モードプログラマブル、及び多機能
の、ＣＭＯＳデータレジスタを示す本発明の回路図、 第３図は擬似乱数発生器あるいは特徴分析能力を有する
多機能データレジスタのテストモードタイミング図であ
る． １０．６０：νＬＳＩデータレジスタ、１２．３８，６
２．９０ ： Ｄクリップフロソブ、１４． １６，６
４，６６，８４．８６ ： ＡＮＤ’ｙ− − ト、２
０．２２，３０，３２．７０，７２．８０，８２ ：
Ｃ？ＩＯＳ伝達ゲート、３３．８３：モードコントロー
ラ、 ３４．３６：伝達ゲート、 ４０．４２，８８．９２，９４ ：リニアフィードバッ
ク排他的論理和ゲート。 （外４名）
Claims (1)
- 【特許請求の範囲】 １、データを記憶するための複数のステージであって、
各ステージが複数のモードの一つを動作可能にするモー
ド制御手段を有する複数のステージ、 前記の複数のステージに接合され、プログラムされた入
力制御信号に従ってテストモードあるいはデータモード
を選択する第一レジスタ制御手段、前記の複数のステー
ジの少なくとも一つの所定ステージの出力に結合され、
前記テストモードが選択された時、前記ステージの第一
ステージにフィードバック信号を発生する手段、 前記第一レジスタ制御手段と前記フィードバック信号発
生手段に結合され、走査イネーブル信号に従って前記レ
ジスタの走査モードを選択する第二レジスタ制御手段、 を有するモードプログラマブルデータレジスタ。 ２、前記の複数のモードの一つが擬似乱数発生器動作モ
ードからなる請求項１に記載のモードプログラマブルデ
ータレジスタ。 ３、前記の複数のモードの一つが特徴分析動作モードか
らなる請求項１に記載のモードプログラマブルデータレ
ジスタ。 ４、前記複数のモードの各々が前記第一レジスタ制御手
段の出力に結合され、前記ステージに記憶するためにデ
ータモード入力、あるいはテストモード初期化入力を選
択する論理手段から構成される請求項１に記載のモード
プログラマブルデータレジスタ。 ５、前記複数ステージの各々が前記データを記憶するた
めのフリップフロップを含む請求項１に記載のモードプ
ログラマブルデータレジスタ。 ６、前記レジスタが前記テストモードでの動作時に前記
ステージの自動データ初期化を含む請求項１に記載のモ
ードプログラマブルデータレジスタ。 ７、複数のステージを有するモードプログラマブルデー
タレジスタであって、 データを記憶する手段、 前記記憶手段に結合され走査モードで前記データレジス
タを作動させる手段、 前記データレジスタの所定ステージの出力に結合され、
擬似乱数を発生するため前記レジスタを動作可能にする
手段、 から構成されるモードプログラマブルデータレジスタ。 ８、前記データレジスタが前記データレジスタを初期化
状態に設定するクロック手段を舎む請求項７に記載のモ
ードプログラマブルデータレジスタ。 ９、複数のステージを有するモードプログラマブルデー
タレジスタであって、 データを記憶する手段、 前記記憶手段に結合され、走査モードで前記データレジ
スタを作動させる手段、 前記データレジスタの所定ステージの出力に結合され、
特徴分析を実行するために前記レジスタを動作可能にす
る手段、 から構成されるモードプログラマブルデータレジスタ。 １０、前記データレジスタが前記データレジスタを初期
状態に設定するクロック手段を含む請求項９に記載のモ
ードプログラマブルデータレジスタ。 １１、オンチップ自己デストのためにＶＬＳＩチップ上
にモードプログラマブルデータレジスタを提供する方法
において、 前記データレジスタの複数のステージにデータを記憶し
、 モード制御手段で前記データレジスタの複数モードの一
つを作動可能にし、 前記複数ステージに結合された第一レジスタ制御手段で
プログラム入力制御信号に従って前記データレジスタの
テストモードあるいはデータモードを選択し、 前記テストモードが選択された時、前記複数ステージの
少なくとも一つの所定ステージの出力に結合された手段
で、前記ステージの第一ステージに結合するフィードバ
ック信号を発生し、 前記第一レジスタ制御手段と前記フィードバック信号発
生手段に結合された第二レジスタ制御手段を使用して、
走査イネーブル信号に従って前記データレジスタの走査
モードを選択する、 ステップから構成される方法。 １２、複数ステージにデータを記憶する前記ステップが
、さらに前記第一レジスタ制御手段の出力に結合された
手段で前記複数ステージのそれぞれに結合するためのデ
ータモード入力あるいはテストモード初期化入力を選択
するステップを含む請求項１１に記載の方法。 １３、複数モードの一つを作動可能にする前記ステップ
が前記データレジスタの擬似乱数発生器動作モード含む
請求項１１に記載の方法。 １４、複数モードの一つを作動可能にする前記ステップ
が前記データレジスタの特徴分析動作モードを含む請求
項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37507689A | 1989-07-03 | 1989-07-03 | |
| US375076 | 1989-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0356876A true JPH0356876A (ja) | 1991-03-12 |
| JP3238393B2 JP3238393B2 (ja) | 2001-12-10 |
Family
ID=23479391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17612590A Expired - Lifetime JP3238393B2 (ja) | 1989-07-03 | 1990-07-03 | モードプログラマブルｖｌｓｉデータレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0407127B1 (ja) |
| JP (1) | JP3238393B2 (ja) |
| DE (1) | DE69022498T2 (ja) |
| ES (1) | ES2078311T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4716065B2 (ja) * | 2000-06-21 | 2011-07-06 | ミネベア株式会社 | 軸流送風機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102495356B (zh) * | 2011-11-30 | 2014-11-05 | 福州大学 | 扫描链异步复位寄存器复位端口处理方法 |
-
1990
- 1990-07-02 EP EP19900307213 patent/EP0407127B1/en not_active Expired - Lifetime
- 1990-07-02 DE DE1990622498 patent/DE69022498T2/de not_active Expired - Lifetime
- 1990-07-02 ES ES90307213T patent/ES2078311T3/es not_active Expired - Lifetime
- 1990-07-03 JP JP17612590A patent/JP3238393B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4716065B2 (ja) * | 2000-06-21 | 2011-07-06 | ミネベア株式会社 | 軸流送風機 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0407127A2 (en) | 1991-01-09 |
| EP0407127A3 (en) | 1991-12-18 |
| ES2078311T3 (es) | 1995-12-16 |
| EP0407127B1 (en) | 1995-09-20 |
| DE69022498D1 (de) | 1995-10-26 |
| JP3238393B2 (ja) | 2001-12-10 |
| DE69022498T2 (de) | 1996-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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