JP3238393B2 - モードプログラマブルｖｌｓｉデータレジスタ - Google Patents
モードプログラマブルｖｌｓｉデータレジスタInfo
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- Test And Diagnosis Of Digital Computers (AREA)
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Description
【発明の詳細な説明】 （発明の分野） 本発明は超大規模集積回路（VLSI）のテストに、特に
半導体装置のオンチップ自己テストを実行するためのモ
ードプログラマブルデータレジスタに関する。
半導体装置のオンチップ自己テストを実行するためのモ
ードプログラマブルデータレジスタに関する。
（背景技術） VLSIチップの複雑化に伴い、最先端の設計方法は概念
において階層方式とモジュール方式である。そのような
場合、チップの設計は通常データ記憶装置あるいは転送
レジスタによる“パイプライン”形式で相互連結される
合理的な規模の機能素子のグループとなる。実際上、チ
ップへの主入力やチップからの主出力はパラレルデータ
レジスタである。このようなチップの複雑性を考慮する
と、大規模な市販テスト装置へのインターフェースとし
てI/Oポートを使用して全テストを行なうことは非常に
困難性を意味する。
において階層方式とモジュール方式である。そのような
場合、チップの設計は通常データ記憶装置あるいは転送
レジスタによる“パイプライン”形式で相互連結される
合理的な規模の機能素子のグループとなる。実際上、チ
ップへの主入力やチップからの主出力はパラレルデータ
レジスタである。このようなチップの複雑性を考慮する
と、大規模な市販テスト装置へのインターフェースとし
てI/Oポートを使用して全テストを行なうことは非常に
困難性を意味する。
VLSIチップで実行される組み合わせ論理数や無数の可
能性のある障害モードを考慮すると、半導体チップが
“良”であるということを確実性をもって明言するため
には、無数のテスト入力や観測出力が必要であることは
当業者には予測できる。このために、過去数年間、VLSI
チップを最適に、且つ効果的にテストするための技術
に、多くの注意が払われてきた。種々の技術がEdward
J.McCluskey著“Built−In Self−Test Techniques"IEE
E Design and Test of Computer、Vol.2,No.2,1985年四
月、21−28頁に記載されている。
能性のある障害モードを考慮すると、半導体チップが
“良”であるということを確実性をもって明言するため
には、無数のテスト入力や観測出力が必要であることは
当業者には予測できる。このために、過去数年間、VLSI
チップを最適に、且つ効果的にテストするための技術
に、多くの注意が払われてきた。種々の技術がEdward
J.McCluskey著“Built−In Self−Test Techniques"IEE
E Design and Test of Computer、Vol.2,No.2,1985年四
月、21−28頁に記載されている。
このような技術の一つはチップの“自己テスト”に関
するものである。実際には、それは過去に考案された技
術の新たな変形であり、そしてプリント基板での機能素
子をテストするモジュールレベルに、あるいはより高レ
ベルに適用される。この技術を使用して、一連の擬似乱
数（PRN）が機能素子あるいは素子に加えられ、そして
その応答がデータ圧縮プロセスあるいは“特徴分析"SA
を使用して累積的に観測される。
するものである。実際には、それは過去に考案された技
術の新たな変形であり、そしてプリント基板での機能素
子をテストするモジュールレベルに、あるいはより高レ
ベルに適用される。この技術を使用して、一連の擬似乱
数（PRN）が機能素子あるいは素子に加えられ、そして
その応答がデータ圧縮プロセスあるいは“特徴分析"SA
を使用して累積的に観測される。
オンチップ自己テスト技術のVLSIチップ・テストへの
適用に関する、最新の方法は特徴分析（SA）と同様にチ
ップ上での擬似乱数（PRN）発生を含んでいる。これら
の素子は別々に設計され、そしてチップの設計中、適正
な制御論理が包含されるので、自己テストモードである
時、PRNはどのデータレジスタへも送信可能であり、そ
して特徴分析器がレジスタからデータを収集することが
可能となる。典型的には、PRN発生器はデータレジスタ
に直列に挿入され、そしてSA受信装置は直列的あるいは
並列的にデータを収集する。多くの所定のPRN入力及びS
Aデータ圧縮の後、SA受信装置内の結果が以前に（論理
シミュレーションから）決定された“特徴（シグネチ
ャ）”と比較される。
適用に関する、最新の方法は特徴分析（SA）と同様にチ
ップ上での擬似乱数（PRN）発生を含んでいる。これら
の素子は別々に設計され、そしてチップの設計中、適正
な制御論理が包含されるので、自己テストモードである
時、PRNはどのデータレジスタへも送信可能であり、そ
して特徴分析器がレジスタからデータを収集することが
可能となる。典型的には、PRN発生器はデータレジスタ
に直列に挿入され、そしてSA受信装置は直列的あるいは
並列的にデータを収集する。多くの所定のPRN入力及びS
Aデータ圧縮の後、SA受信装置内の結果が以前に（論理
シミュレーションから）決定された“特徴（シグネチ
ャ）”と比較される。
PRNG、SA、制御用の回路及び既知結果は通常チップ上
の１セクションに組込まれ、“チップテスタビリティ論
理”（CTL）と呼ばれる。CTLが達成しなければならない
二次機能の量を考慮すると、それは通常チップ上の使用
可能領域の大きな部分（20パーセントあるいはそれ以
上）を使用してしまい、それによりチップの一次機能に
利用できる領域を減少させてしまう。
の１セクションに組込まれ、“チップテスタビリティ論
理”（CTL）と呼ばれる。CTLが達成しなければならない
二次機能の量を考慮すると、それは通常チップ上の使用
可能領域の大きな部分（20パーセントあるいはそれ以
上）を使用してしまい、それによりチップの一次機能に
利用できる領域を減少させてしまう。
（発明の概要） 本発明によれば、使用可能なVLSIチップ領域の最小の
増加でVLSIのオンチップ自己テストを容易に行なうため
のモードプログラマブルデータレジスタが提供される。
そのようなデータレジスタは、標準データ記憶及び転送
モード、そして走査モードの動作に加えて、擬似乱数
（PRN）モードの動作あるいは特徴分析（SA）モードの
動作を含む。オンチップ自己テストを達成するために、
PRN動作モードを有するデータレジスタ及びSA動作モー
ドを有するデータレジスタをVLSIに含ませることが本発
明の１つの目的である。
増加でVLSIのオンチップ自己テストを容易に行なうため
のモードプログラマブルデータレジスタが提供される。
そのようなデータレジスタは、標準データ記憶及び転送
モード、そして走査モードの動作に加えて、擬似乱数
（PRN）モードの動作あるいは特徴分析（SA）モードの
動作を含む。オンチップ自己テストを達成するために、
PRN動作モードを有するデータレジスタ及びSA動作モー
ドを有するデータレジスタをVLSIに含ませることが本発
明の１つの目的である。
モードプログラマブルデータレジスタは、データを記
憶するための複数のステージを含み、各ステージは複数
のモードの一つを使用可能状態にするためのモード制御
手段を有し、更に、プログラムされた入力制御信号に従
いテストモードあるいはデータモードを選択するための
複数のステージに結合された第一レジスタ制御手段、そ
の複数のステージの少なくとも一つの所定ステージの出
力に結合され、テストモードが選択された時、そのステ
ージの第一ステージにフィードバック信号を発生する手
段、第一レジスタ制御手段とフィードバック信号発生手
段に結合され、走査イネーブル信号に従いレジスタの走
査モードを選択する第二レジスタ制御手段を含む。モー
ドプログラマブルデータレジスタは、さらにテストモー
ド動作時に、ステージの自動データ初期化を含んでい
る。加えて、複数のステージのそれぞれは、第一レジス
タ制御手段の出力に結合され、データモード入力あるい
は前記ステージに記憶するためのテストモード初期化入
力を選択する論理手段を含んでいる。モードプログラマ
ブルデータレジスタはさらにテストモードでの動作時に
ステージの自動データ初期化を含んでいる。
憶するための複数のステージを含み、各ステージは複数
のモードの一つを使用可能状態にするためのモード制御
手段を有し、更に、プログラムされた入力制御信号に従
いテストモードあるいはデータモードを選択するための
複数のステージに結合された第一レジスタ制御手段、そ
の複数のステージの少なくとも一つの所定ステージの出
力に結合され、テストモードが選択された時、そのステ
ージの第一ステージにフィードバック信号を発生する手
段、第一レジスタ制御手段とフィードバック信号発生手
段に結合され、走査イネーブル信号に従いレジスタの走
査モードを選択する第二レジスタ制御手段を含む。モー
ドプログラマブルデータレジスタは、さらにテストモー
ド動作時に、ステージの自動データ初期化を含んでい
る。加えて、複数のステージのそれぞれは、第一レジス
タ制御手段の出力に結合され、データモード入力あるい
は前記ステージに記憶するためのテストモード初期化入
力を選択する論理手段を含んでいる。モードプログラマ
ブルデータレジスタはさらにテストモードでの動作時に
ステージの自動データ初期化を含んでいる。
本発明のさらなる特徴によれば、データレジスタの複
数のステージにデータを記憶し、モード制御手段により
データレジスタの複数のモードの一つを使用可能にし、
複数のステージに結合された第一レジスタ制御手段によ
りプログラムされた入力制御信号に従いデータレジスタ
のテストモードあるいはデータモードを選択し、テスト
モード選択された時、複数のステージの少なくとも一つ
の所定ステージの出力に結合された手段により、フィー
ドバック信号を発生して第一ステージに結合し、第一レ
ジスタ制御手段と前記フィードバック信号発生手段に結
合された第二レジスタ制御手段を使用して走査イネーブ
ル信号に従いデータレジスタの走査モードを選択する、
ステップから構成される、モードプログラマブルデータ
レジスタを有しVLSIチップ上での自己テストを実行する
ための方法が提供される。複数ステージにデータを記憶
するステップはさらに、第一レジスタ制御手段の出力に
結合された手段で複数ステージのそれぞれに結合するた
めのデータモード入力あるいはテストモード初期化入力
を選択するステップを含む。複数モードの一つを使用可
能にするステップはデータレジスタの擬似乱数発生モー
ドの動作を含み、そして複数モードの一つを使用可能に
するステップはデータレジスタの特徴分析モードの動作
を含む。
数のステージにデータを記憶し、モード制御手段により
データレジスタの複数のモードの一つを使用可能にし、
複数のステージに結合された第一レジスタ制御手段によ
りプログラムされた入力制御信号に従いデータレジスタ
のテストモードあるいはデータモードを選択し、テスト
モード選択された時、複数のステージの少なくとも一つ
の所定ステージの出力に結合された手段により、フィー
ドバック信号を発生して第一ステージに結合し、第一レ
ジスタ制御手段と前記フィードバック信号発生手段に結
合された第二レジスタ制御手段を使用して走査イネーブ
ル信号に従いデータレジスタの走査モードを選択する、
ステップから構成される、モードプログラマブルデータ
レジスタを有しVLSIチップ上での自己テストを実行する
ための方法が提供される。複数ステージにデータを記憶
するステップはさらに、第一レジスタ制御手段の出力に
結合された手段で複数ステージのそれぞれに結合するた
めのデータモード入力あるいはテストモード初期化入力
を選択するステップを含む。複数モードの一つを使用可
能にするステップはデータレジスタの擬似乱数発生モー
ドの動作を含み、そして複数モードの一つを使用可能に
するステップはデータレジスタの特徴分析モードの動作
を含む。
（実施例） 第１図を参照すると、動作モードがモードコントロー
ラ33により決定される擬似乱数（PRN）発生器を有する
モードプログラマブル、マルチステップの、VLSIレジス
タ10からなる本発明の論理／回路図が示される。さら
に、データレジスタ10は通常のデータ記憶を実行する
か、あるいはデータを転送し、また走査モードで動作す
る。Ｄフリップフロップ38はステージA50で記憶能力を
提供し、そしてステージB52やステージC54などの後続の
各ステージはステージA50と同様の回路構成からなる。
ラ33により決定される擬似乱数（PRN）発生器を有する
モードプログラマブル、マルチステップの、VLSIレジス
タ10からなる本発明の論理／回路図が示される。さら
に、データレジスタ10は通常のデータ記憶を実行する
か、あるいはデータを転送し、また走査モードで動作す
る。Ｄフリップフロップ38はステージA50で記憶能力を
提供し、そしてステージB52やステージC54などの後続の
各ステージはステージA50と同様の回路構成からなる。
第２図には、モードコントローラ83により決定される
動作モードの一つにおいて特徴（シグネチャ）分析（S
A）能力を有するモードプログラマブル、マルチステー
ジの、VLSIレジスタ60からなる本発明の論理／回路図が
示されている。さらに、データレジスタ60は通常データ
記憶を実行するか、あるいはデータを転送し、また走査
モードで動作する。Ｄフリップフロップ90はステージA1
00において記憶能力を提供し、そしてステージB102やス
テージC104などの後続の各ステージはステージA100と同
様の回路構成からなる。同じ半導体チップ上の標準デー
タ記憶装置あるいは転送レジスタの代わりに複数のモー
ドプログラマブルデータレジスタ10及びモードプログラ
マブルデータレジスタ60を使用する組み合わせはテスト
回路構成用のチップ領域を少し増加するだけで完全なオ
ンチップ自己テスト能力を提供する。
動作モードの一つにおいて特徴（シグネチャ）分析（S
A）能力を有するモードプログラマブル、マルチステー
ジの、VLSIレジスタ60からなる本発明の論理／回路図が
示されている。さらに、データレジスタ60は通常データ
記憶を実行するか、あるいはデータを転送し、また走査
モードで動作する。Ｄフリップフロップ90はステージA1
00において記憶能力を提供し、そしてステージB102やス
テージC104などの後続の各ステージはステージA100と同
様の回路構成からなる。同じ半導体チップ上の標準デー
タ記憶装置あるいは転送レジスタの代わりに複数のモー
ドプログラマブルデータレジスタ10及びモードプログラ
マブルデータレジスタ60を使用する組み合わせはテスト
回路構成用のチップ領域を少し増加するだけで完全なオ
ンチップ自己テスト能力を提供する。
再度第１図において、データはDATA−IN入力を介して
データレジスタ10に提供される。表１はデータレジスタ
10の動作の三つのモードに対する真理値表を示す。
データレジスタ10に提供される。表１はデータレジスタ
10の動作の三つのモードに対する真理値表を示す。
データモードにおいて、テストイネーブル（TE）信号
は論理ゼロであり、そして走査イネーブル（SE）信号は
論理ゼロである。擬似乱数発生モードにおいて、TEは論
理１で、SEは論理０、そして走査モードにおいては、TE
は論理１あるいは論理０のいずれかであっても良いが、
SEは論理１でなければならない。表１は、テストモード
（PRN）あるいはデータモードのいずれかにおいて、デ
ータレジスタの内容が観測のために走査（SCAN）出力受
信装置（図示されない）にシフトアウトされるように、
データレジスタ10は走査モードに配置可能であることを
示す。
は論理ゼロであり、そして走査イネーブル（SE）信号は
論理ゼロである。擬似乱数発生モードにおいて、TEは論
理１で、SEは論理０、そして走査モードにおいては、TE
は論理１あるいは論理０のいずれかであっても良いが、
SEは論理１でなければならない。表１は、テストモード
（PRN）あるいはデータモードのいずれかにおいて、デ
ータレジスタの内容が観測のために走査（SCAN）出力受
信装置（図示されない）にシフトアウトされるように、
データレジスタ10は走査モードに配置可能であることを
示す。
データレジスタ10の各ステージ50、52、54はテストモ
ード初期化（INIT）入力あるいはＤフリップフロップ38
に結合するためのデータモード入力（DATA−IN）のいず
れかを選択するためのCMOS伝達ゲート（トランスミッシ
ョン・ゲート）20、22からなる同じ回路構成を有してい
る。また、データレジスタ10の選択されたモードに従っ
てＤフリップフロップ38へのデータを制御するための伝
達ゲート34、36から構成されるモードコントローラ33が
設けられている。各データレジスタ10に必要とされる制
御回路構成は最小で、ステージ数とは無関係であり、そ
れはデータレジスタ10のテストモード動作を制御するた
め、ANDゲート14に結合された出力とANDゲート16に結
合されたＤ出力を有するＤフリップフロップ12から構成
されている。ANDゲート14のＡ出力とANDゲート16のＢ出
力が第３図に示されている。テストイネーブル（TE）が
アサートされると、DATA−INが各ステージのＤフリップ
フロップ38をロードすることが禁止される。その代わり
に、走査イネーブル（SE）が伝達ゲート36を介してアサ
ートされる時SCAN−IN入力により、あるいは擬似乱数発
生器モードで動作している時にリニアフィードバック排
他的論理和ゲート40、42によりＤフリップフロップ38は
伝達ゲート34を介して初期化（INIT）データによりロー
ドされる。CMOS伝達ゲート30、32はSCAN−INとSEとリニ
アフィードバック信号とを受け、これらのゲート30、32
の出力は伝達ゲート36に結合される。伝達ゲート36の出
力はＤフリップフロップ38にロードされる。
ード初期化（INIT）入力あるいはＤフリップフロップ38
に結合するためのデータモード入力（DATA−IN）のいず
れかを選択するためのCMOS伝達ゲート（トランスミッシ
ョン・ゲート）20、22からなる同じ回路構成を有してい
る。また、データレジスタ10の選択されたモードに従っ
てＤフリップフロップ38へのデータを制御するための伝
達ゲート34、36から構成されるモードコントローラ33が
設けられている。各データレジスタ10に必要とされる制
御回路構成は最小で、ステージ数とは無関係であり、そ
れはデータレジスタ10のテストモード動作を制御するた
め、ANDゲート14に結合された出力とANDゲート16に結
合されたＤ出力を有するＤフリップフロップ12から構成
されている。ANDゲート14のＡ出力とANDゲート16のＢ出
力が第３図に示されている。テストイネーブル（TE）が
アサートされると、DATA−INが各ステージのＤフリップ
フロップ38をロードすることが禁止される。その代わり
に、走査イネーブル（SE）が伝達ゲート36を介してアサ
ートされる時SCAN−IN入力により、あるいは擬似乱数発
生器モードで動作している時にリニアフィードバック排
他的論理和ゲート40、42によりＤフリップフロップ38は
伝達ゲート34を介して初期化（INIT）データによりロー
ドされる。CMOS伝達ゲート30、32はSCAN−INとSEとリニ
アフィードバック信号とを受け、これらのゲート30、32
の出力は伝達ゲート36に結合される。伝達ゲート36の出
力はＤフリップフロップ38にロードされる。
第１図と第３図において、本発明の最も重要な特徴の
一つは初期化（INIT）データワードの自動ロードであ
る。擬似乱数（PSN）発生プロセスが既知状態から開始
しなければ、その数発生は全くランダムとなり、未知期
待出力となる。故に、テストイネーブル（TE）信号がア
サートされると（論理１）、その時CLOCK（クロック）
は第３図に示されるように低であり、最初の動作はデー
タモードからテストモードに入力を切り替え、そして初
期化（INIT）入力を使用可能にする。INITはハードワイ
ヤードされるか又はプログラマブルINITデータ発生器に
より提供されても良い。データレジスタ10の各ステージ
のＤフリップフロップは第一アクテイブクロックパルス
の期間にその関連INITビット（０又は１）でロードされ
る。この動作はINITデータをＤフリップフロップ38のマ
スターセクションに移動させるのに必要な時間（通常＜
５ナノ秒）を表すセットアップタイム（Ts）と共に第３
図に示されている。クロックが論理１状態に進むと、IN
ITデータはＤフリップフロップ38のスレーブ部に転送さ
れ、それによりデータレジスタ10の開始値を設定する。
クロックが論理０状態に戻ると、擬似乱数発生器のリニ
アフィードバックループが使用可能状態となる。次のク
ロックパルスで、PRNシーケンスが開始される。PRN発生
器モードは、クロックが低である時にTEが論理０状態に
変化するまで動作状態のまま留まる。データレジスタ10
は通常データモードで動作可能で、次のクロックパルス
でDATA−INを受け取ることが可能となる。
一つは初期化（INIT）データワードの自動ロードであ
る。擬似乱数（PSN）発生プロセスが既知状態から開始
しなければ、その数発生は全くランダムとなり、未知期
待出力となる。故に、テストイネーブル（TE）信号がア
サートされると（論理１）、その時CLOCK（クロック）
は第３図に示されるように低であり、最初の動作はデー
タモードからテストモードに入力を切り替え、そして初
期化（INIT）入力を使用可能にする。INITはハードワイ
ヤードされるか又はプログラマブルINITデータ発生器に
より提供されても良い。データレジスタ10の各ステージ
のＤフリップフロップは第一アクテイブクロックパルス
の期間にその関連INITビット（０又は１）でロードされ
る。この動作はINITデータをＤフリップフロップ38のマ
スターセクションに移動させるのに必要な時間（通常＜
５ナノ秒）を表すセットアップタイム（Ts）と共に第３
図に示されている。クロックが論理１状態に進むと、IN
ITデータはＤフリップフロップ38のスレーブ部に転送さ
れ、それによりデータレジスタ10の開始値を設定する。
クロックが論理０状態に戻ると、擬似乱数発生器のリニ
アフィードバックループが使用可能状態となる。次のク
ロックパルスで、PRNシーケンスが開始される。PRN発生
器モードは、クロックが低である時にTEが論理０状態に
変化するまで動作状態のまま留まる。データレジスタ10
は通常データモードで動作可能で、次のクロックパルス
でDATA−INを受け取ることが可能となる。
テストベクトル発生用の擬似乱数発生器としてリニア
フィードバックシフトレジスタ（LFSR）を使用すること
は当業者には既知事項である。例えば、前述のMcCluske
yの文献において、組み込み自己テスト（BIST）技術の
概説が示されており、そこでこの方法の長所が説明され
ているが、また自己テスト回路に必要なチップ領域の付
加が歩留りや信頼性の低下をもたらすことを述べてい
る、しかし、このような短所は本発明により解消され
る。
フィードバックシフトレジスタ（LFSR）を使用すること
は当業者には既知事項である。例えば、前述のMcCluske
yの文献において、組み込み自己テスト（BIST）技術の
概説が示されており、そこでこの方法の長所が説明され
ているが、また自己テスト回路に必要なチップ領域の付
加が歩留りや信頼性の低下をもたらすことを述べてい
る、しかし、このような短所は本発明により解消され
る。
第２図において、データはDATA−IN入力を介してデー
タレジスタ60に提供される。表２はデータレジスタ60の
動作の三つのモードに対する真理値表を示す。
タレジスタ60に提供される。表２はデータレジスタ60の
動作の三つのモードに対する真理値表を示す。
データモードにおいて、テストイネーブル（TE）信号
は論理ゼロであり、走査イネーブル（SE）信号は論理０
であり、特設分析（SA）モードにおいて、TEは論理１
で、SEは論理０である。そして走査モードであるために
は、TEは論理１かあるいは論理０のいずれかであっても
良いが、SEは論理１でなければならない。表２は、テス
トモード（SA）あるいはデータモードのいずれかである
場合に、データレジスタの内容が観測のために走査出力
受信装置（図示されない）にシフトアウトされるよう
に、データレジスタ60は走査モードに設定可能であるこ
とを示している。
は論理ゼロであり、走査イネーブル（SE）信号は論理０
であり、特設分析（SA）モードにおいて、TEは論理１
で、SEは論理０である。そして走査モードであるために
は、TEは論理１かあるいは論理０のいずれかであっても
良いが、SEは論理１でなければならない。表２は、テス
トモード（SA）あるいはデータモードのいずれかである
場合に、データレジスタの内容が観測のために走査出力
受信装置（図示されない）にシフトアウトされるよう
に、データレジスタ60は走査モードに設定可能であるこ
とを示している。
データレジスタ60の各ステージ100、102、104は、AND
ゲート84、86、そして排他的論理和ゲート88からなるモ
ードコントローラ83を介してＤフリップフロップ90への
テストモード初期化（INIT）入力あるいはデータモード
入力（DATA−IN）のいずれかを選択するためのCMOS伝達
ゲート70、72からなる同じ回路構成を有する。モードコ
ントローラ83はデータレジスタ60の選択されたモードに
よりＤフリップフロップ80へのデータを制御する。各デ
ータレジスタ60に必要とされる制御回路構成はまた最小
で、且つステージ数とは無関係であり、それはデータレ
ジスタ60のテストモード動作を制御するためANDゲート6
4に結合された出力とANDゲート66に結合されたＤ出力
とを有するＤフリップフロップ62から構成される。AND
ゲート64の出力ＡとANDゲート66の出力Ｂが第３図に示
されている。テストイネーブル（TE）がアサートされる
と、DATA−INが各ステージ100、102、104のＤフリップ
フロップ90をロードすることが禁止される。代わりに、
走査イネーブル（SE）が（排他的論理和ゲート88に結合
されているANDゲート86に結合されている）伝達ゲート8
0を介してアサートされる時SCAN−IN入力により、ある
いは特徴分析モードで動作している時にリニアフィード
バック排他的論理和ゲート92、94によりＤフリップフロ
ップ90はANDゲート84に結合された伝達ゲート70を介し
て初期化（INIT）データによりロードされる。CMOS伝送
ゲート80、82はSCAN−INとSEとリニアフィードバック信
号とを受け、これらのゲート80、82の出力は排他的論理
和ゲート88に結合されている。ANDゲート86に結合され
ている。第２図と第３図において、データレジスタ60の
最も重要な特徴の一つは、データレジスタ10に前述した
と同様に、初期化（INIT）データワードの自動ロードで
ある。特徴分析（SA）プロセスが既知状態から開始しな
ければ、そのデータ圧縮は結果が予測できない全くのラ
ンダムとなる。故に、テストイネーブル（TE）信号が活
動化されると、その時クロックは第３図に示されるよう
に低であり、最初の動作はデータモードからテストモー
ドに入力を切り替え、そして初期化（INIT）入力を使用
可能にする。INITはハードワイヤードされるか又はプロ
グラマブルINITデータ発生器により提供されても良い。
データレジスタ60の各ステージのＤフリップフロップは
第一アクテイブクロックパルスの期間にその関連INITビ
ット（０又は１）でロードされる。この動作はINITデー
タをＤフリップフロップ90のマスターセクションに移動
させるのに必要な時間（通常＜５ナノ秒）を表すセット
アップタイム（Ts）と共に第３図に示されている。クロ
ックが論理１状態に進むと、INITデータはＤフリップフ
ロップ90のスレーブ部に転送され、それによりデータレ
ジスタ60開始値を設定する。クロックが論理０状態に戻
ると、フィードバックループが使用可能状態となる。次
のクロックで、SA動作が開始される。SAモードは、クロ
ックが低である時にTEが論理０状態に変化するまで動作
状態のまま留まる。その時データレジスタ60は通常デー
タモードで動作可能で、次のクロックパルスでDATA IN
を受け取ることが可能となる。
ゲート84、86、そして排他的論理和ゲート88からなるモ
ードコントローラ83を介してＤフリップフロップ90への
テストモード初期化（INIT）入力あるいはデータモード
入力（DATA−IN）のいずれかを選択するためのCMOS伝達
ゲート70、72からなる同じ回路構成を有する。モードコ
ントローラ83はデータレジスタ60の選択されたモードに
よりＤフリップフロップ80へのデータを制御する。各デ
ータレジスタ60に必要とされる制御回路構成はまた最小
で、且つステージ数とは無関係であり、それはデータレ
ジスタ60のテストモード動作を制御するためANDゲート6
4に結合された出力とANDゲート66に結合されたＤ出力
とを有するＤフリップフロップ62から構成される。AND
ゲート64の出力ＡとANDゲート66の出力Ｂが第３図に示
されている。テストイネーブル（TE）がアサートされる
と、DATA−INが各ステージ100、102、104のＤフリップ
フロップ90をロードすることが禁止される。代わりに、
走査イネーブル（SE）が（排他的論理和ゲート88に結合
されているANDゲート86に結合されている）伝達ゲート8
0を介してアサートされる時SCAN−IN入力により、ある
いは特徴分析モードで動作している時にリニアフィード
バック排他的論理和ゲート92、94によりＤフリップフロ
ップ90はANDゲート84に結合された伝達ゲート70を介し
て初期化（INIT）データによりロードされる。CMOS伝送
ゲート80、82はSCAN−INとSEとリニアフィードバック信
号とを受け、これらのゲート80、82の出力は排他的論理
和ゲート88に結合されている。ANDゲート86に結合され
ている。第２図と第３図において、データレジスタ60の
最も重要な特徴の一つは、データレジスタ10に前述した
と同様に、初期化（INIT）データワードの自動ロードで
ある。特徴分析（SA）プロセスが既知状態から開始しな
ければ、そのデータ圧縮は結果が予測できない全くのラ
ンダムとなる。故に、テストイネーブル（TE）信号が活
動化されると、その時クロックは第３図に示されるよう
に低であり、最初の動作はデータモードからテストモー
ドに入力を切り替え、そして初期化（INIT）入力を使用
可能にする。INITはハードワイヤードされるか又はプロ
グラマブルINITデータ発生器により提供されても良い。
データレジスタ60の各ステージのＤフリップフロップは
第一アクテイブクロックパルスの期間にその関連INITビ
ット（０又は１）でロードされる。この動作はINITデー
タをＤフリップフロップ90のマスターセクションに移動
させるのに必要な時間（通常＜５ナノ秒）を表すセット
アップタイム（Ts）と共に第３図に示されている。クロ
ックが論理１状態に進むと、INITデータはＤフリップフ
ロップ90のスレーブ部に転送され、それによりデータレ
ジスタ60開始値を設定する。クロックが論理０状態に戻
ると、フィードバックループが使用可能状態となる。次
のクロックで、SA動作が開始される。SAモードは、クロ
ックが低である時にTEが論理０状態に変化するまで動作
状態のまま留まる。その時データレジスタ60は通常デー
タモードで動作可能で、次のクロックパルスでDATA IN
を受け取ることが可能となる。
特徴分析は当業者には既知であり、前述のMcClukeyの
文献に述べられている。分析される特徴は、擬似乱数発
生器からなどの特定ビットパターンがテスト中VLSI回路
に加えられた後に、モードプログラマブルデータレジス
タ60などのレジスタに留まるビットパターンである。最
も一般的な圧縮回路はリニアフィードバックシフトレジ
スタ（LFSR）を採用する。
文献に述べられている。分析される特徴は、擬似乱数発
生器からなどの特定ビットパターンがテスト中VLSI回路
に加えられた後に、モードプログラマブルデータレジス
タ60などのレジスタに留まるビットパターンである。最
も一般的な圧縮回路はリニアフィードバックシフトレジ
スタ（LFSR）を採用する。
VLSI回路のオンチップ自己テストを実行するために、
擬似乱数（PRN）発生器モードの動作を有するデータレ
ジスタ10が特徴分析（SA）動作モードを有するデータレ
ジスタ60と共にVLSIチップ上に包含される。PRN発生器
データレジスタは典型的にはデータレジスタに直列的に
挿入され、そしてSAデータレジスタは直列的に、あるい
は並列的にデータを収集する。多くの所定PRN入力とSA
データ圧縮の後、SAレジスタ内の結果は以前に決定され
た“特徴”（論理シミュレーション）と比較される。
擬似乱数（PRN）発生器モードの動作を有するデータレ
ジスタ10が特徴分析（SA）動作モードを有するデータレ
ジスタ60と共にVLSIチップ上に包含される。PRN発生器
データレジスタは典型的にはデータレジスタに直列的に
挿入され、そしてSAデータレジスタは直列的に、あるい
は並列的にデータを収集する。多くの所定PRN入力とSA
データ圧縮の後、SAレジスタ内の結果は以前に決定され
た“特徴”（論理シミュレーション）と比較される。
以上、本発明の好適実施例を述べたが、数多くの改変
や変更が可能であることは本発明の範囲から逸脱するこ
となく無く可能であることは当業者には明白である。例
えば、データレジスタ10への初期化（INIT）入力はハー
ドワイヤードされるか、又はプログラマブルINITデータ
発生器により提供されても良い。
や変更が可能であることは本発明の範囲から逸脱するこ
となく無く可能であることは当業者には明白である。例
えば、データレジスタ10への初期化（INIT）入力はハー
ドワイヤードされるか、又はプログラマブルINITデータ
発生器により提供されても良い。
第１図は擬似乱数発生器を含む複数ステージ、モードプ
ログラマブル、及び多機能の、CMOSデータレジスタを示
す本発明の論理／回路図、 第２図は特徴分析能力を含む複数ステージ、モードプロ
グラマブル、及び多機能の、CMOSデータレジスタを示す
本発明の回路図、 第３図は擬似乱数発生器あるいは特徴分析能力を有する
多機能データレジスタのテストモードタイミング図であ
る。 10,60:VLSIデータレジスタ、 12,38,62,90:Dフリップフロップ、 14,16,64,66,84,86:ANDゲート、 20,22,30,32,70,72,80,82:CMOS伝達ゲート、 33,83:モードコントローラ、 34,36:伝達ゲート、 40,42,88,92,94:リニアフィードバック排他的論理和ゲ
ート。
ログラマブル、及び多機能の、CMOSデータレジスタを示
す本発明の論理／回路図、 第２図は特徴分析能力を含む複数ステージ、モードプロ
グラマブル、及び多機能の、CMOSデータレジスタを示す
本発明の回路図、 第３図は擬似乱数発生器あるいは特徴分析能力を有する
多機能データレジスタのテストモードタイミング図であ
る。 10,60:VLSIデータレジスタ、 12,38,62,90:Dフリップフロップ、 14,16,64,66,84,86:ANDゲート、 20,22,30,32,70,72,80,82:CMOS伝達ゲート、 33,83:モードコントローラ、 34,36:伝達ゲート、 40,42,88,92,94:リニアフィードバック排他的論理和ゲ
ート。
Claims (3)
- 【請求項１】複数のステージを有するモードプログラマ
ブルデータレジスタであって、 走査入力、並列データ入力、及び並列初期化入力を有
し、データを記憶する手段と、 前記記憶手段に結合され、各ステージへの前記並列初期
化入力に従って、前記モードプログラマブルデータレジ
スタを複数の所定の状態の１つに自動的に初期化する手
段であって、前記初期化がテストイネーブル制御信号の
アサートに続く擬似乱数発生モード動作の第１のクロッ
ク期間の間に実行される、初期化手段と、 前記データレジスタの所定のステージの出力に結合さ
れ、前記レジスタが擬似乱数を発生するのを可能にする
手段と、 前記記憶手段に結合され、前記データレジスタを走査モ
ードで動作させる手段と、 を備えたモードプログラマブルデータレジスタ。 - 【請求項２】複数のステージを有するモードプログラマ
ブルデータレジスタであって、 走査入力、並列データ入力、及び並列初期化入力を有
し、データを記憶する手段と、 前記記憶手段に結合され、各ステージへの前記並列初期
化入力に従って、前記モードプログラマブルデータレジ
スタを複数の所定の状態の１つに自動的に初期化する手
段であって、前記初期化がテストイネーブル制御信号の
アサートに続くシグネチャ分析モード動作の第１のクロ
ック期間の間に実行される、初期化手段と、 前記データレジスタの所定のステージの出力に結合さ
れ、前記レジスタがシグネチャ分析を実行するのを可能
にする手段と、 前記記憶手段に結合され、前記データレジスタを走査モ
ードで動作させる手段と、 を備えたモードプログラマブルデータレジスタ。 - 【請求項３】モードプログラマブルデータレジスタであ
って、 データを記憶するための複数のステージであって、各ス
テージが複数のモードで動作可能な複数のステージと、 前記複数のステージに結合され、プログラムされた入力
制御信号に従って、テストモード又はデータモードを選
択する第１レジスタ制御手段と、 前記複数のステージの少なくとも１つの所定のステージ
の出力に結合され、前記テストモードが選択されたと
き、前記複数のステージの第１ステージにフィードバッ
ク信号を発生する手段と、 前記フィードバック信号発生手段に結合され、走査イネ
ーブル信号に従って前記レジスタの走査モードを選択す
る第２レジスタ制御手段と、 を備えるモードプログラマブルデータレジスタにおい
て、前記第１レジスタ制御手段及び各ステージに結合さ
れ、各ステージへの前記並列初期化入力に従って、前記
レジスタを複数の所定の状態の１つに自動的に初期化す
る手段であって、前記初期化がテストイネーブル制御信
号のアサートに続く複数のモードのイネーブルされたモ
ードの第１のクロック期間の間に実行される、初期化手
段を更に備えることを特徴とする、モードプログラマブ
ルデータレジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37507689A | 1989-07-03 | 1989-07-03 | |
| US375076 | 1989-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0356876A JPH0356876A (ja) | 1991-03-12 |
| JP3238393B2 true JP3238393B2 (ja) | 2001-12-10 |
Family
ID=23479391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17612590A Expired - Lifetime JP3238393B2 (ja) | 1989-07-03 | 1990-07-03 | モードプログラマブルｖｌｓｉデータレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0407127B1 (ja) |
| JP (1) | JP3238393B2 (ja) |
| DE (1) | DE69022498T2 (ja) |
| ES (1) | ES2078311T3 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4716065B2 (ja) * | 2000-06-21 | 2011-07-06 | ミネベア株式会社 | 軸流送風機 |
| CN102495356B (zh) * | 2011-11-30 | 2014-11-05 | 福州大学 | 扫描链异步复位寄存器复位端口处理方法 |
-
1990
- 1990-07-02 DE DE1990622498 patent/DE69022498T2/de not_active Expired - Lifetime
- 1990-07-02 ES ES90307213T patent/ES2078311T3/es not_active Expired - Lifetime
- 1990-07-02 EP EP19900307213 patent/EP0407127B1/en not_active Expired - Lifetime
- 1990-07-03 JP JP17612590A patent/JP3238393B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022498T2 (de) | 1996-05-02 |
| ES2078311T3 (es) | 1995-12-16 |
| JPH0356876A (ja) | 1991-03-12 |
| EP0407127B1 (en) | 1995-09-20 |
| EP0407127A3 (en) | 1991-12-18 |
| EP0407127A2 (en) | 1991-01-09 |
| DE69022498D1 (de) | 1995-10-26 |
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