DE69022498T2

DE69022498T2 - Auf Modus programmierbare VLSI-Datenregister.

Info

Publication number: DE69022498T2
Application number: DE1990622498
Authority: DE
Inventors: Edward T Lewis
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1989-07-03
Filing date: 1990-07-02
Publication date: 1996-05-02
Anticipated expiration: 2010-07-03
Also published as: JPH0356876A; EP0407127A3; EP0407127B1; ES2078311T3; DE69022498D1; JP3238393B2; EP0407127A2

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft allgemein das Prüfen von in sehr großem Maßstab integrierten Schaltungen (VLSI) und im einzelnen modusprogrammierbare Datenregister zur Durchführung einer Selbstprüfung in einem Halbleitergerät auf dem Chip.
Mit der zunehmenden Kompliziertheit von VLSI-Chips sind die meisten modernen Konstruktionsversuche im Konzept hierarchisch und modular. In solchen Fällen führt der Chip-Entwurf im allgemeinen zu Gruppen funktioneller Elemente vernünftiger Größe, welche in einer "Pipeline"-Anordnung durch Datenspeicher- oder Übergaberegister verbunden sind. Tatsächlich sind die wesentlichen Eingänge zu und Ausgänge von dem Chip Datenparallelregister. Berücksichtigt man die Kompliziertheit derartiger Chips, so stellt sich die Gesamtprüfung unter Verwendung der Eingangs-/Ausgangs-Anschlüsse als eine Schnittstelle zu großen handelsüblichen Prüfeinrichtungen als eine ungeheuerliche Aufgabe dar.
In Beachtung der Menge von kombinatorischer Logik, welche in einem VLSI-Chip durchgeführt wird, und der Unzahl möglicher fehlerhafter Betriebsweisen wurde von vielen Fachleuten abgeschätzt, daß Millionen von im Test erzeugten Eingängen und untersuchten Ausgängen verwirklicht werden müssen, um mit Sicherheit festzustellen, daß ein Halbleiter-Chip "gut" ist. Aus diesem Grunde wurde in den vergangenen wenigen Jahren ein großes Maß an Aufmerksamkeit Techniken für eine optimale und wirksamste Prüfung von VLSI- Chips gewidmet. Verschiedene Techniken sind in der Veröffentlichung "Built-In Self-Test Techniques" von Edward J. Mccluskey, IEEE Design and Test of Computers, Band 2, Nr. 2, S. 21-28, April 1995, angegeben.
Eine solche Technik umfaßt eine Methode für eine Selbstprüfung des Chip. Tatsächlich handelt es sich um eine moderne Version einer früher verwirklichten Technik angewendet auf die Prüfung funktionaler Elemente auf Modulebene an der gedruckten Schaltungsplatte oder auf höheren Ebenen. Beim Einsatz dieser Technik wird eine Reihe von Pseudo-Zufallszahlen (PRN) einem funktionellen Element oder mehreren funktionellen Elementen zugeführt und die Reaktion wird kumulativ untersucht, wobei man ein Verfahren der Datenkompression oder eine "Signaturanalyse", SA, anwendet.
Bezüglich der Verwendung der Selbstprüftechnik auf dem Chip auf die Prüfung eines VLSI-Chips besteht die gegenwärtige Annäherung an das Problem darin, sowohl die PRN-Erzeugung als auch die Signaturanalyse (SA) auf dem Chip vorzusehen. Diese Elemente werden separat entworfen und während der Chipkonstruktion wird eine geeignete Steuerlogik mit eingeschlossen, so daß, wenn der Selbstprüfbetrieb durchgeführt wird, die Pseudo-Zufallszahlen zu jedem Datenregister geleitet werden können und der Signatur-Analysator Daten von jedem Register sammeln kann. Typischerweise geben PRN- Generatoren in Serie in Datenregister ein und SA-Empfänger nehmen Daten entweder in Serie oder parallel auf. Nach einer Anzahl von vorbestimmten PRN-Eingaben und SA-Datenkompressionen werden die Ergebnisse, die in dem SA-Empfänger vorhanden sind, mit einer zuvor bestimmten "Signatur" (von einer logischen Simulation) verglichen.
Die Schaltungen für den Pseudo-Zufallszahlgenerator, die Signaturanalyse und die Steuerung sowie bekannte Ergebnisse sind im allgemeinen auf einem Abschnitt des Chips eingebaut und werden die "Chip-Prüfbarkeitslogik" (CTL) genannt. Berücksichtigt man die Menge von Sekundärfunktionen, die von der CTL-Schaltung durchgeführt werden müssen, so
erkennt man, daß sie im allgemeinen dazu neigt, einen großen Bruchteil der nutzbaren Fläche auf dem Chip (20 % oder mehr) einzunehmen und dadurch die verfügbare Fläche für Primärfunktionen auf dem Chip zu vermindern.
Die vorliegende Erfindung wird nachfolgend durch die Ansprüche 1 und 6 definiert, auf welche nun Bezug genommen sei.
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, wie sie in Anspruch 1 gekennzeichnet ist, ist ein modusprogrammierbares Datenregister vorgesehen, um Selbstprüfung auf dem Chip bei VLSI-Schaltungen unter minimaler Abnahme an nutzbaren VLSI-Chipoberflächen zu erleichtern. Ein solches Datenregister umfaßt einen PRN- oder Pseudezufallszahlen-Betriebsmodus oder einen Signaturanalyse- bzw. SA-Betriebsmodus zusätzlich zu einem normalen Datenspeicher-Betriebsmodus und Transfer-Betriebsmodus sowie einem Abtast-Betriebsmodus. Das Datenregister, welches einen PRN-Betriebsmodus aufweist, und das Datenregister, welches einen SA-Betriebsmodus aufweist, befinden sich auf einem VLSI-Chip, um die Selbstprüfung auf dem Chip durchzuführen.
Das bevorzugte modusprogrammierbare Datenregister hat, wenn es im Testmodus betrieben wird, eine automatische Dateninitialisierung der Stufen. Zusätzlich umfaßt jede der Anzahl von Stufen an den Ausgang der ersten Registersteuereinrichtung angeschlossene logische Mittel zur Auswahl eines Datenmoduseingangs oder eines Testmodus-Initialisierungseingangs zur Speicherung in den genannten Stufen. Das modusprogrammierbare Datenregister weist ferner, wenn es im Testmodus arbeitet, eine automatische Dateninitialisierung der Stufen auf.
In einem Verfahren gemäß der Erfindung umfaßt der Schritt des Speicherns von Daten in einer Mehrzahl von Stufen vorzugsweise weiter die Auswahl eines Datenmoduseingangs oder eines Testmodus-Initialisierungseingangs zur Ankopplung an jede der Mehrzahl von Stufen mit an den Ausgang der ersten Registersteuereinrichtung angeschlossenen Einrichtungen. Vorzugsweise enthält der Schritt des Wirksamschaltens eines der Anzahl von Betriebsweisen eine Betriebsweise des Datenregisters als Pseudo-Zufallszahlengenerator, oder eine Signaturanalysen-Betriebsweise des Datenregisters.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein logisches Schaltbild einer ersten Ausführungsform der Erfindung, welches ein mehrstufiges, modusprogrammierbares, multifunktionelles CMOS-Datenregister zeigt, das einen Pseudo-Zufallszahlengenerator enthält.
Fig. 2 ist ein schematisches Schaltbild einer zweiten Ausführungsform der Erfindung, welches ein mehrstufiges, modusprogrammierbares, multifunktionelles CMOS-Datenregister zeigt, das eine Signaturanalyse-Möglichkeit vorsieht.
Fig. 3 ist ein Testmodus-Zeitdiagramm eines multifunktionellen Datenregisters, das die Möglichkeiten eines Pseudo-Zufallszahlengenerators oder einer Signaturanalyse vorsieht.

Beschreibung der bevorzugten Ausführungsform

Es sei auf Fig. 1 Bezug genommen. Hier ist ein logisches Schaltbild einer Ausführungsform gezeigt, welche ein modusprogrammierbares, mehrstufiges VLSI-Datenregister 10 enthält, das einen Pseudo-Zufallszahlengenerator-Betriebsmodus (PRN-Betriebsmodus) gemäß Bestimmung durch eine Modus-Steuereinrichtung 33 vorsieht. Zusätzlich hierzu führt das Datenregister 10 eine normale Datenspeicherung durch oder überträgt Daten und arbeitet auch in einem Abtastmodus. Ein D-Flip-Flop 38 bietet die Steuermöglichkeit in der A-Stufe 50 und jede der nachfolgenden Stufen, wie die B- Stufe 52 und die C-Stufe 54 enthält dieselben Schaltungskreise wie die A-Stufe 50.
Betrachtet man nun Fig. 2, so erkennt man darin ein logisches Schaltbild einer Ausführungsform, welche ein modusprogrammierbares, mehrstufiges VLSI-Datenregister 60 enthält, das eine Signaturanalysefähigkeit (SA) in einer seiner Betriebsweisen hat, welche durch eine Modussteuereinrichtung 83 bestimmt wird. Zusätzlich führt das Datenregister 60 eine normale Datenspeicherung durch oder überträgt Daten und arbeitet auch in einem Abtastmodus. Ein D- Flip-Flop 90 bildet die Speichermöglichkeit in der A-Stufe 100, und jede der darauffolgenden Stufen, beispielsweise die B-Stufe 102 und die C-Stufe 104, enthält dieselbe Schaltanordnung wie die A-Stufe 100. Die Verwendung einer Mehrzahl von modusprogrammierbaren Datenregistern 10 und modusprogrammierbaren Datenregistern 60 anstelle von Standard-Registern zur Datenspeicherung oder zum Transfer auf ein und demselben Halbleiterchip in Kombination ergibt eine vollständige Selbstprüffähigkeit auf dem Chip selbst mit nur sehr geringer Steigerung an Chipoberfläche für die Zwecke der Prüfschaltung.
Es sei nun wieder auf Fig. 1 Bezug genommen. Dem Datenregister 10 werden Daten über die Eingänge DATA-IN Zugeführt. Die Tabelle 1 zeigt die Funktionstabelle für die drei Betriebsmoden des Datenregisters 10. TABELLE 1 MODUS TESTBETR. EIN (TE) SCANBETR. EIN SE Daten PRN Abtastg.
Im Datenmodus ist das Signal zur Wirksamschaltung des Testbetriebs (TE) eine logische Null und das Signal zur Wirksamschaltung des Scanbetriebs (SE) ist eine logische Null. In dem Pseudo-Zufallszahlgeneratormodus ist TE eine logische Eins und SE ist eine logische Null, und um im Scanbetrieb zu sein, kann TE entweder eine logische Eins oder eine logische Null sein, doch muß SE eine logische Eins sein. Tabelle 1 zeigt, daß das Datenregister 10, während es sich entweder in einem Testmodus (PRN) oder einem Datenmodus befindet, in einen Abtastmodus gebracht werden kann, so daß der Inhalt des Datenregisters zu einem Abtast- Ausgangsempfänger (nicht dargestellt) zur Untersuchung herausgeschoben werden kann.
Jede Stufe 50, 52, 54 des Datenregisters 10 hat denselben Schaltungsaufbau mit CMOS-Übertragunsgattern 20, 22 zur Auswahl entweder eines Testmodus-Initialisierungseingangs (INIT-Eingang) oder eines Datenmodus-Eingangs (DATA IN) zur Ankopplung an das D-Flip-Flop 38. Auch die Modus-Steuereinrichtung 33 enthält Ubertragungsgatter 34, 36 zur Führung der Daten zu dem D-Flip-Flop 38 abhängig von dem gewählten Betrieb des Datenregisters 10. Die Steuerschaltungen, die für jedes Datenregister 10 erforderlich sind, sind minimal und unabhängig von der Anzahl der Stufen. Sie enthalten ein D-Flip-Flop 12 mit einem D-Ausgang, der an das UND-Gatter 14 gelegt ist, und einem D-Ausgang, der an das UND-Gatter 16 gelegt ist, um den Testbetrieb des Datenregisters 10 zu steuern. Der Ausgang A des UND-Gatters 14 und Ausgang B des UND-Gatters 16 sind in Fig. 3 dargestellt. Wenn das Testbetrieb-EIN-Signal (TE) festgestellt wird, dann wird das DATA-IN-Signal daran gehindert, daß D-Flip-Flop 38 jeder Stufe zu laden. Das D-Flip-Flop 38 wird vielmehr durch die Initialisierungsdaten (INIT) über das Übertragungsgatter 34 mittels eines SCAN-IN-Einganges über das Übertragungsgatter 36 geladen, wenn ein Abtastbetrieb-EIN-Signal (SE) festgestellt wird, oder über die Exklusiv-ODER-Gatter 40, 42 zur linearen Rückkopplung, wenn der Betrieb im Pseudo-Zufallszahlengenerator-Modus durchgeführt wird. Die CMOS-Übertragungsgatter 30, 32 empfangen die SCAN-IN-Signale, die SE- Signale und die linearen Rückkopplungssignale und der Ausgang dieser Gatter 30 und 32 wird an das Übertragungsgatter 36 angelegt. Der Ausgang des Übertragungsgatter 5, 46 wird in das D-Flip-Flop 38 eingegeben.
Es seien die Fig. 1 und 3 betrachtet. Eines der wichtigsten Merkmale der vorliegenden Erfindung ist die automatische Eingabe des Initialisierungsdatenwortes (INIT). Außer bei Start des Pseudo-Zufallszahlen-Erzeugungsvorganges (PSN) von einem bekannten Zustand aus ist die Zahlenerzeugung tatsächlich zufällig und resultiert in nicht bekannten, zu erwartenden Ausgängen. Wenn daher das Testbetrieb-EIN-Signal (TE) festgestellt wird (logische Eins), während das Taktsignal CLOCK tief ist, wie in Fig. 3 gezeigt, so besteht die erste Handlung in der Schaltung des Einganges von dem Datenmodus in den Testmodus und im Wirksamschalten des Initialisierungseinganges (INIT). Die Initialisierung INIT kann festverdrahtet oder durch einen programmierbaren INIT-Datengenerator vorgesehen sein. Das D-Flip-Flop in jeder Stufe des Datenregisters 10 wird mit seinem jeweiligen INIT-Bit (0 oder 1) während des ersten aktiven Taktimpulses geladen. Dieser Vorgang ist in Fig. 3 zusammen mit einer Einsatzzeit (Ts) dargestellt, welche diejenige Zeit repräsentiert, welche notwendig ist, um die INIT-Daten in den Hauptabschnitt des D-Flip-Flop 38 zu laden (im allgemeinen < 5 ns). Wenn der Takt in den logischen Eins-Zustand übergeht, werden die INIT-Daten zu dem Unterabschnitt des D-Flip-Flop 38 übertragen, wodurch der Ausgangswert des Datenregisters 10 errichtet wird. Wenn der Takt in den logischen Null-Zustand zurückkehrt, wird die lineare Rückkopplungsschleife des Pseudo-Zufallszahlengenerators wirksam geschaltet. Beim nächsten Taktimpuls wird dann die PRN-Sequenz ausgelöst. Der PRN-Generatormodus bleibt wirksam, bis der TE-Eingang in den logischen Null- Zustand wechselt. Dann steht das Datenregister 10 für den Betrieb im normalen Datenmodus zur Verfügung und nimmt beim nächsten Taktimpuls den Dateneingang DATA-IN auf.
Die Verwendung eines linear rückgekoppelten Schieberegisters (LFSR) als Pseudo-Zufallszahlengenerator für die Testvektorerzeugung ist dem Fachmann gut bekannt. Beispielsweise ist in der zuvor erwähnten Veröffentlichung von McCluskey ein Überblick über Techniken der eingebauten Selbstprüfung (BIST) gegeben, welcher die Vorteile dieser Lösung beschreibt, jedoch auf die zusätzliche Chipfläche hinweist, welche für die Selbstprüfschaltung erforderlich ist, was in einer Abnahme an Ausbeute und Zuverlässigkeit resultiert. Diese Nachteile werden jedoch durch die vorliegende Erfindung überwunden.
Es sei nun auf Fig. 2 Bezug genommen. Daten werden dem Datenregister 60 über DATA-IN-Eingänge geliefert. Tabelle 2 ist die Werttabelle für die drei Betriebsweisen des Datenregisters 60. TABELLE 2 MODUS TESTBETR. EIN (TE) SCANBETR. EIN (SE) Daten SA Abtastg.
Im Datenmodus ist das Testbetrieb-Einschaltsignal (TE) eine logische Null und das Abtastbetrieb-Einschaltsignal (SE) ist eine logische Null. In dem Signaturanalysebetrieb (SA) ist das TE-Signal eine logische Eins und das SE-Signal eine logische Null. Und um den Abtastbetrieb zu verwirklichen, kann TE entweder eine logische Eins oder eine logische Null sein, doch muß SE eine logische Eins sein. Tabelle 2 zeigt, daß das Datenregister 60, während es sich entweder in einem Testmodus (SA) oder in einem Datenmodus befindet, in einen Abtastmodus gebracht werden kann, so daß der Inhalt des Datenregisters in einen Abtast-Ausgangsempfänger (nicht dargestellt) zur Untersuchung herausgeschoben werden kann.
Jede Stufe 100, 102, 104 des Datenregisters 60 hat die gleichen Schaltkreise mit CMOS-Übertragungsgattern 70 und 72 zur Auswahl entweder eines Testmodus-Initialisierungseinganges (INIT) oder eines Datenmodus-Einganges (DATA-IN) für das D-Flip-Flop 90 über die Modus-Steuereinrichtung 83, welche die UND-Gatter 84 und 86 und das Exklusiv-ODER-Gatter 88 enthält. Die Modus-Steuereinrichtung 83 steuert die Daten zu dem D-Flip-Flop 90 je nach dem gewählten Modus des Datenregisters 60. Die Steuerschaltung, welche für jedes Datenregister 60 erforderlich ist, ist ebenfalls minimal und unabhängig von der Anzahl der Stufen; sie enthält das D-Flip-Flop 62, dessen -Ausgang an das UND-Gatter 64 gelegt ist und dessen D-Ausgang an das UND-Gatter 66 gelegt ist, um den Testmodusbetrieb des Datenregisters 60 zu steuern. Der A-Ausgang des UND-Gatters 64 und der B-Ausgang des UND-Gatters 66 sind in Fig. 3 wiedergegeben. Wenn das Testbetrieb-Einschalt-Signal (TE) festgestellt ist, wird der DATA-IN-Eingang daran gehindert, das D-Flip-Flop 90 jeder Stufe, 100, 102, 104 zu laden. Vielmehr wird das D-Flip- Flop 90 durch die Initialisierungsdaten (INIT) über das Übertragungsgatter 70, das mit dem UND-Gatter 84 verbunden ist, durch einen SCAN-IN-Eingang über das CMOS-Übertragungsgatter 80, welches mit dem UND-Gatter 86 verbunden ist, das mit dem Exklusiv-ODER-Gatter 88 gekoppelt ist, wenn ein Scanbetrieb-Einschaltsignal (SE) festgestellt ist, oder durch die lineare Rückkopplung mit den Exklusiv-ODER- Gattern 92 und 94 geladen, wenn der Signaturanalysemodus herrscht. Die CMOS-Übertragungsgatter 80 und 82 nehmen die SCAN-IN-Signale, SE-Signale und die linearen Rückkopplungssignale auf und der Ausgang dieser Gatter 80 und 82 ist an das UND-Gatter 86 gelegt, das mit dem Exklusiv-ODER-Gatter 88 gekoppelt ist.
Es seien nun die Fig. 2 und 3 betrachtet. Eines der wichtigsten Merkmale des Datenregisters 60 ist die automatische Eingabe des Initialisierungsdatenwortes (INIT) in ähnlicher Weise, wie zuvor für das Datenregister 10 ausgeführt. Außer beim Start des Signaturanalyseverfahrens (SA) von einem bekannten Zustand ist die Datenkompression tatsächlich zufällig mit keinen bekannten zu erwartenden Ergebnissen. Wenn daher das Testbetrieb-Einschaltsignal (TE) aktiviert wird, während der Takt, wie in Fig. 3 gezeigt, niedrigen Signalzustand hat, besteht der erste Vorgang darin, den Eingang von dem Datenmodus in den Testmodus zu schalten und den Initialisierungseingang (INIT) wirksam zu schalten. Der INIT-Eingang kann festverdrahtet oder durch einen programmierbaren INIT-Datengenerator vorgesehen sein. Das D-Flip-Flop in jeder Stufe des Datenregisters 60 wird mit seinem jeweiligen INIT-Bit (0 oder 1) während des ersten aktiven Taktimpulses geladen. Dieser Vorgang ist in Fig. 3 zusammen mit einer Einsatzzeit (ts) dargestellt, welches diejenige Zeit ist, die notwendig ist, um die INIT- Daten in den Hauptabschnitt des D-Flip-Flop 90 zu bewegen (im allgemeinen < 5 ns). Wenn der Takt in den logischen Eins-Zustand geht, werden die INIT-Daten auf den Unterabschnitt des D-Flip-Flop 90 übertragen, wodurch der Ausgangswert des Datenregisters 60 hergestellt wird. Wenn der Takt in den logischen Null-Zustand zurückkehrt, wird die Rückkopplungsschleife wirksam geschaltet. Beim nächsten Taktimpuls wird dann der Signaturanalysebetrieb ausgelöst.
Der SA-Betriebsmodus bleibt wirksam, bis das TE-Signal in den logischen Null-Zustand wechselt. Dann ist das Datenregister 60 für den Betrieb im normalen Datenmodus verfügbar und nimmt beim nächsten Taktimpuls die DATA-IN-Signale auf.
Dem Fachmann ist die Signaturanalyse gut bekannt und sie ist in der zuvor erwähnten Veröffentlichung von McCluskey diskutiert. Die Signatur, welche analysiert werden soll, ist ein Bit-Muster, welches in einem Register, beispielsweise dem modusprogrammierbaren Datenregister 60 zurückbleibt, nachdem ein besonderes Bit-Muster, beispielsweise dasjenige aus einem Pseudo-Zufallszahlengenerator, der VLSI-Schaltung, welche zu untersuchen ist, zugeführt worden ist. Die gebräuchlichsten Kompressionsschaltungen verwenden Schieberegister mit linearer Rückkopplung (LFSR).
Zur Durchführung einer Selbstprüfung auf dem Chip bei einer VLSI-Schaltung wird ein Datenregister 10 mit einem Pseudo-Zufallszahlengenerator- oder PRN-Betriebsmodus zusammen mit einem Datenregister 60 mit einem Signaturanalysen- oder SA-Betriebsmodus auf einem VLSI-Chip vorgesehen. Das PRN-Generator-Datenregister ist typischerweise in Serie zu den Datenregistern geschaltet und das SA-Datenregister nimmt Daten entweder in Serie oder parallel auf. Nach einer Anzahl von vorbestimmten PRN-Eingängen und SA-Datenkompressionen werden die Ergebnisse, welche in dem SA-Register vorhanden sind, mit einer zuvor bestimmten "Signatur" (aus der logischen Simulation erhalten) verglichen.
Damit ist die Beschreibung der bevorzugten Ausführungsform abgeschlossen. Dem Fachmann ergeben sich jedoch viele Modifikations- und Abwandlungsmöglichkeiten ohne Abweichung von dem erfinderischen Konzept. Beispielsweise kann der Initialisierungseingang (INIT) zu den Datenregistern 10, 60 festverdrahtet oder durch einen programmierbaren INIT-Datengenerator vorgesehen sein. Der Umfang der vorliegenden Erfindung erscheint daher nur durch die anliegenden Ansprüche begrenzt.

Claims

1. Modusprogrammierbares Datenregister mit

- einer Mehrzahl von Stufen (50, 52, 54; 100, 102, 104) zum Speichern von Daten, wobei jede der genannten Stufen eine Modussteuereinrichtung (33; 83) zum Wirksamwerdenlassen eines aus einer Mehrzahl von Moden aufweist;

- ersten Registersteuermitteln (12, 14, 16; 62, 64, 66), die mit der genannten Anzahl von Stufen (50, 52, 54; 100, 102, 104) zur Auswahl eines Testmodus oder eines Datenmodus entsprechend einem programmierten Eingangssteuersignal gekoppelt sind;

- mit einem Ausgang mindestens einer vorbestimmten Stufe der genannten Anzahl von Stufen gekoppelten Mitteln (40, 42; 92, 94) zur Erzeugung eines Rückkopplungssignals zu einer ersten der genannten Stufen hin, wenn der Testmodus gewählt ist; und

- einer zweiten Registersteuereinrichtung (28, 30, 32; 78, 80, 82), welche mit der genannten ersten Registersteuereinrichtung und den genannten Mitteln zur Erzeugung eines Rückkopplungssignals verbunden sind, um einen Abtastmodus des Registers entsprechend einem Abtast-Einschaltsignal zu wählen,

dadurch gekennzeichnet, daß es weiter Mittel enthält, die mit der genannten ersten Registersteuereinrichtung und jeder der Stufen verbunden sind, um automatisch das Register für einen aus einer Mehrzahl vorbestimmter Zustände entsprechend einem Parallel-Initialisierungseingang zu jeder Stufe zu initialisieren, wobei diese Initialisierung während einer ersten Taktperiode eines wirksam geschalteten der genannten Anzahl von Moden nach der Feststellung des Test-Einschaltsteuersignals durchgeführt wird.

2. Modusprogrammierbares Datenregister nach Anpruch 1, dadurch gekennzeichnet, daß einer der genannten Anzahl von Moden eine Betriebsweise entsprechend einem Pseudo- Zufallszahlengenerator umfaßt.

3. Modusprogrammierbares Datenregister nach Anspruch 1, dadurch gekennzeichnet, daß einer der genannten Anzahl von Moden eine Betriebsweise entsprechend einer Signaturanalyse umfaßt.

4. Modusprogrammierbares Datenregister nach Anspruch 1, dadurch gekennzeichnet, daß die Initialisierungsmittel in jeder der genannten Anzahl von Stufen logische Einrichtungen (18, 68) enthalten, die mit dem Ausgang der ersten Registersteuereinrichtung zur Auswahl eines Datenmoduseinganges oder eines Testmodus-Initialisierungseingangs zur Speicherung in den genannten Stufen verbunden sind.

5. Modusprogrammierbares Datenregister nach Anspruch 1, dadurch gekennzeichnet, daß jede der genannten Anzahl von Stufen ein Flip-Flop (38; 90) zur Speicherung der genannten Daten enthält.

6. Verfahren zur Schaffung eines modusprogrammierbaren Datenregisters auf einem VLSI-Chip (Chip mit Schaltungsintegration in sehr großem Maßstab) für Selbsttesteigenschaften auf dem Chip mit den folgenden Schritten:

- Speichern von Daten in einer Mehrzahl von Stufen (50, 52, 54; 100, 102, 104) des Datenregisters;

- Wirksamwerdenlassen eines einer Mehrzahl von Moden des Datenregisters durch eine Modussteuereinrichtung (33; 83);

- Auswahl eines Testmodus oder eines Datenmodus des Datenregisters entsprechend einem programmierten Eingangssteuersignal mittels einer ersten Registersteuereinrichtung (12, 14, 16; 62, 64, 66), die mit der genannten Anzahl von Stufen gekoppelt ist;

- Erzeugen eines Rückkopplungssignals zur Kopplung an eine erste der genannten Stufen, wenn der Testmodus ausgewählt ist, vermittels Einrichtungen (40, 42; 92, 94), die mit einem Ausgang mindestens einer vorbestimmten Stufe der genannten Mehrzahl von Stufen verbunden sind; und

- Auswahl eines Abtastmodus des genannten Datenregisters in Entsprechung mit einem Abtast-Einschaltsignal unter Verwendung einer zweiten Registersteuereinrichtung (28, 30, 32; 78, 80, 82), die an die erste Registersteuereinrichtung und die Mittel zur Erzeugung des Rückkopplungssignals angekoppelt ist,

wobei das Verfahren dadurch gekennzeichnet ist, daß es weiter den Schritt der automatischen Initialisierung des Registers für einen aus einer Anzahl vorbestimmter Zustände entsprechend einem parallelen Initialisierungseingang zu jeder Stufe während einer ersten Taktperiode des wirksam geschalteten aus einer Mehrzahl von Moden nach der Feststellung des Test-Einschaltsteuersignals umfaßt.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der genannte Schritt der Speicherung von Daten in einer Anzahl von Stufen weiter die Auswahl eines Datenmoduseingangs oder eines Testmodus-Initialisierungseingangs zur Ankopplung an jede der genannten Anzahl von Stufen durch Einrichtungen (20, 22; 70, 72) umfaßt, die mit dem Ausgang der ersten Registersteuereinrichtung gekoppelt sind.

8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Wirksamwerdenlassens eines einer Anzahl von Moden eine Betriebsweise des Datenregisters entsprechend einem Pseudo-Zufallszahlengenerator umfaßt.

9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Wirksamwerdenlassens eines aus einer Anzahl von Moden eine Betriebsweise des Datenregisters entsprechend einer Signaturanalyse umfaßt.