JP3002128B2 - 観測可能性バッファ - Google Patents
観測可能性バッファInfo
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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Description
【発明の詳細な説明】
【０００１】
【関連の同時係属中の出願との相互参照】この出願に特
に興味ある関連の、同時係属中の出願は、オーム・アグ
ラワル（Om Agrawal ）他のための１９８５年１２月６
日に出願され、この出願の譲受人に譲渡された「観測可
能内部状態を有するプログラム可能論理装置（PROGRAMM
ABLE LOGIC DEVICE WITH OBSERVABLE INTERNAL
STATES）」と題される米国特許出願連続番号第８０６，
１５８号の出願である。 【０００２】 【発明の背景】 【０００３】 【発明の分野】この発明は一般にプログラム可能論理装
置に関するものであり、かつより特定的には埋没状態レ
ジスタを有するプログラム可能論理装置に関するもので
ある。 【０００４】 【関連技術の説明】プログラム可能アレイ論理（ＰＡ
Ｌ）装置のようなプログラム可能論理装置は、複雑な論
理回路のための、融通性がありかつ有効なコストの実現
化をディジタル設計者に提供する。プログラム可能アレ
イ論理装置に対する頭辞語ＰＡＬは、モノリシック・メ
モリ・インコーポレーテッド（Monolithic Memory, In
c. ）の登録商標である。典型的なＰＡＬは、ＡＮＤゲ
ートのヒューズプログラム可能アレイおよびＯＲゲート
の固定アレイを含む。いくつかのＰＡＬでは、ＯＲゲー
トの出力はＩ／Ｏピンに直接に結合され、かつ他のＰＡ
ＬではＯＲゲートの出力がクロック可能Ｄ型またはＳ／
Ｒ型レジスタ内への入力である。 【０００５】クロック可能レジスタを有するＰＡＬが、
状態マシンとしてまたはそれらが時々呼ばれるシーケン
サとして利用するのに理想的である。状態マシンは、マ
シンの現在の状態、入力組合わせ論理、および出力組合
わせ論理をストアする多くのレジスタを含む。典型的に
は、入力組合わせ論理の出力は状態レジスタ内でストア
されるべき次の状態を決定し、かつ状態レジスタにスト
アされた現在の状態は出力組合わせ論理への入力の一部
を形成する。極めて頻繁に、出力組合わせ論理の出力は
入力組合わせ論理への入力としてフィードバックされ
る。 【０００６】複雑な状態マシン設計は、先行技術のＰＡ
Ｌ装置の限界を拡げる。様々な実際の技術的かつ経済的
理由のために、可能な限り小さいＰＡＬ装置パッケージ
を維持しかつパッケージのピンの数を制限することが望
ましい。ＰＡＬ装置の設計者は、パッケージの大きさを
縮小する１つの方法は現在の状態の数をストアするのに
用いられ得るいくつかの「埋没」状態レジスタ、および
Ｉ／Ｏピンへデータを出力し得る別の出力レジスタを設
けることであることがわかった。Ｉ／Ｏピンを埋没状態
レジスタに割当てないことにより、装置を実現するのに
必要とされるピンの数が減じられる。別の埋没状態レジ
スタおよび出力レジスタを有する上記の先行技術のＰＡ
Ｌ設計に関する問題は、埋没状態レジスタの内容を観測
することが困難であることである。このような設計で
は、埋没状態レジスタの出力はＩ／Ｏピンに現われる前
に出力組合わせ論理および出力レジスタを介してクロッ
ク（クロック信号に同期して伝達）されなければならな
い。この方法はいくつかのクロックサイクルをとること
が必要であり、したがって不便でありかつ時間を浪費す
る。 【０００７】上記の先行技術のＰＡＬ設計に関する他の
問題は、デバッギングの目的のために埋没および出力レ
ジスタをプリロードすることが困難なことである。プリ
ロード能力がないならば、装置に対する入力のシーケン
スはＰＡＬ内で所望の状態を達成するように工夫されな
ければならず、それはさらに不便でありかつ時間を浪費
する方法である。 【０００８】 【発明の要約】この発明の目的は、埋没状態レジスタの
内容が迅速にかつ容易に観測され得るＰＡＬ回路を提供
することである。 【０００９】この発明の他の目的は、埋没レジスタまた
は出力レジスタを効率的にロードするためのＰＡＬ回路
を提供することである。 【００１０】この発明の論理装置は、プログラム可能論
理アレイ、埋没レジスタおよび出力レジスタを含む少な
くとも１個のレジスタ対、埋没レジスタおよび出力レジ
スタの出力を共通のＩ／Ｏピンに結合するマルチプレク
サ、マルチプレクサを制御するための観測可能性バッフ
ァ、および埋没レジスタまたは出力レジスタを選択的に
プリロードするための二重クロックバッファを含む。 【００１１】埋没レジスタおよび出力レジスタの内容
は、装置の３個の動作モード、すなわち論理モード、プ
リロードモード、および検証モードで観測され得る。論
理モードであるとき、埋没レジスタまたは出力レジスタ
のいずれかの出力が、論理アレイにより発生された観測
可能性積の項の制御の下でＩ／Ｏピンに接続され得る。
より特定的には、論理モードでの通常の動作状態の下
で、出力レジスタはＩ／Ｏピンに選択的に接続され、か
つ論理モードでのデバッグ動作状態の下では、埋没レジ
スタはＩ／Ｏピンに選択的に接続される。プリロードモ
ードであるとき、観測可能性積の項は不能化され、かつ
データは、二重クロックバッファの制御の下でＩ／Ｏピ
ンから埋没レジスタまたは出力レジスタへの同期的に入
力される。検証モードでは、観測可能性積の項はもう一
度不能化され、論理アレイが積の項の出力に対して可能
化され、かつ積の項はＩ／Ｏピンに選択的に出力するた
めに埋没レジスタおよび出力レジスタ内にクロック・イ
ンされる。 【００１２】この発明の利点は、埋没レジスタおよび出
力レジスタが共通のＩ／Ｏピンを共有し、これにより埋
没レジスタの内容が迅速にかつ容易に観測され得る一
方、ピン数およびパッケージの大きさを最小にできるこ
とである。 【００１３】この発明の他の利点は、埋没レジスタおよ
び出力レジスタがユーザ制御の下でその共有されたＩ／
Ｏピンからプリロードされ得ることである。 【００１４】この発明の他の利点は、装置がその検証モ
ードであるとき、論理アレイからの積の項がレジスタ対
を介して観測され得ることである。 【００１５】この発明の他の目的、特徴および利点は、
以下の詳細な説明および添付の図面に鑑み明らかにな
り、そこでは同じ参照符号が図面を通じて同じ特徴を表
わす。 【００１６】 【発明の実施の形態】この発明を実施するために発明者
により現在企図されている最良のモードを例示する、こ
の発明の特定の実施例が今から詳細に参照される。代わ
りの実施例もまた、応用可能なものとして簡単に述べら
れる。 【００１７】第１図を参照すると、プログラム可能アレ
イ論理（ＰＡＬ）装置１０はプログラム可能論理アレイ
１２、レジスタ対１４、マルチプレクサ１６、入力論理
１８、観測可能性バッファ２０、および二重クロックバ
ッファ２２を含む。バッファ２４および２６のような多
くの入力バッファ、バッファ２８および３０のような多
くの出力バッファ、ならびに３２および３４で示される
ような多くのデータセンス増幅器が論理アレイ１２に関
連する。論理装置１０に対する外部入力および出力は、
ピン１、２、５、および１１ならびに入力ピン３６およ
びＩ／Ｏピン３８と４０を含む。 【００１８】論理アレイ１２は好ましくは、ヒューズプ
ログラム可能ＡＮＤアレイ、ならびに入力４２ａ／ｂお
よび４４ａ／ｂのような複数個のアレイ入力、制御入力
４６のような複数個の制御入力、および出力４８、５
０、５２、５４および５６のような複数個のアレイ出力
を有する固定ＯＲアレイである。代わりにまたは付加的
に、論理アレイ１２はヒューズプログラム可能ＯＲアレ
イを含んでもよい。論理アレイ１２の製造および利用は
当業者に周知であり、かつここでは詳細に述べられな
い。ＰＡＬアーキテクチャを述べる良い文献は、カリフ
ォルニア州サニーヴェイルのアドバンスト・マイクロ・
ディバイシズ・インコーポレーテッド（Advanced Micro
Devices, Inc.）により出版された「プログラム可能ア
レイ論理ハンドブック（Programmable Array Logic Han
dbook ）」である。 【００１９】入力バッファ２４は、入力ピン３６をアレ
イ入力ライン４２ａおよび４２ｂに結合する。より特定
的には、入力ピン３６は第１のインバータ５８の入力に
結合され、その出力はアレイ入力４２ｂ、および出力が
アレイ入力４２ａに結合された第２のインバータ６０の
入力に結合される。このように、ピン３６に与えられた
信号は入力４２ａ上に発生され、かつその反転は入力４
２ｂ上に発生される。類似の態様では、ピン３８に与え
られた信号は入力４４ａ上に信号をかつ入力４４ｂ上に
反転信号を発生する。 【００２０】アレイ出力４８および５０は、ライン６２
上に同期プリセット（ＳＰ）信号をかつライン６４上に
非同期リセット（ＡＲ）信号を生じるように、インバー
タ２８および３０によりそれぞれ反転される。データセ
ンス増幅器３２は、ライン７０上にデータ（Ｄ）信号を
かつライン７２上に反転データ信号（ＩＤ）を生じる第
１のインバータ６６および第２のインバータ６８を含
む。同様に、データセンス増幅器３４はライン７４上に
データ信号（Ｄ）を、かつライン７６上に反転データ信
号（ＩＤ）を生じる。 【００２１】レジスタ対１４は、埋没レジスタ７８およ
び出力レジスタ８０を含む。埋没レジスタ７８および出
力レジスタ８０の各々は、プリロード可能化入力
（Ｐ）、反転データ入力（ＩＤ）、データ入力（Ｄ）、
非同期リセット入力（ＡＲ）、同期プリセット入力（Ｓ
Ｐ）、プリロードデータ入力（ＰＤ）、およびクロック
入力（ＣＩ）を含む。埋没レジスタ７８はデータ出力Ｑ
Ｂを有し、かつ出力レジスタ８０はデータ出力Ｑを有す
る。 【００２２】埋没レジスタ７８は、そのＩＤおよびＤ入
力がライン７６および７４にそれぞれ結合され、かつそ
のＡＲおよびＳＰ入力がライン６４および６２にそれぞ
れ結合される。出力レジスタ８０は、そのＩＤおよびＤ
入力がライン７２および７０にそれぞれ結合され、かつ
そのＡＲおよびＳＰ入力がライン６４および６２にそれ
ぞれ結合される。埋没レジスタ７８および出力レジスタ
８０のＰ入力は両方ともライン８２に結合され、かつそ
れぞれのＰＤ入力はライン８４によりＩ／Ｏピン４０に
結合される。 【００２３】マルチプレクサ１６は、出力レジスタ８０
のＱ出力に結合されたＱ入力、および埋没レジスタ７８
のＱＢ出力に結合されたＱＢ入力を有する。マルチプレ
クサ１６はまた、ＩＯＢＳ選択入力がライン８６に結合
され、かつＯＢＳ選択入力がライン８８に結合される。
ＩＯＢＳおよびＯＢＳ選択入力は、データ入力Ｑおよび
ＱＢのいずれがライン８４、かつしたがってＩ／Ｏピン
４０に選択的に伝達されるかを決定する。 【００２４】入力論理１８は、ツェナー化された（ｚｅ
ｎｅｒｅｄ）バッファ９０、ツェナー化されたインバー
タ９２、ツェナー化されたＮＯＲゲート９４、ツェナー
化されたＯＲゲート９６、ツェナー化されたインバータ
９８、ならびに１対のＮＡＮＤゲート１００および１０
２を含む。ツェナー化されたゲート９０ないし９８は、
入力論理レベルＬＯ、ＨＩ、およびＺＨＩを有する３−
レベル論理装置である。この装置のＴＴＬ実現化例で
は、ＬＯ入力はわずかに０．８ボルトであり、ＨＩ入力
は２．０ボルトであり、かつＺＨＩ入力は公称上１１ボ
ルトである。ツェナー化されたゲート９０ないし９８の
出力はＬＯまたはＨＩのいずれかである内部論理レベル
を有するが、ＺＨＩのみがツェナー化されたゲートへの
論理ハイの入力として認められる。このように、ＺＨＩ
信号をツェナー化されたバッファ９０の入力に与えるこ
とにより、ライン８２上に内部論理レベルＨＩが生じ、
かつＬＯまたはＨＩをツェナー化されたバッファ９０の
入力に与えることにより、ライン８２上に内部論理レベ
ルＬＯが生じる。論理装置１０のゲートの残りのものは
ツェナー化されず、したがって二値入力信号ＬＯ，ＨＩ
に従ってＬＯおよびＨＩ論理信号のみを発生する。 【００２５】ピン２は、ツェナー化されたバッファ９
０、ツェナー化されたインバータ９２、およびツェナー
化されたＮＯＲゲート９４の入力に接続されたライン１
０４に結合される。ツェナー化されたバッファ９０はラ
イン８２上にプリロード可能化信号（ＰＲＥＬＯＡＤ）
を発生し、ツェナー化されたインバータ９２はライン１
０５上に反転されたプリロード可能化信号（ＩＰＲＥＥ
Ｎ）を発生し、かつツェナー化されたＮＯＲゲート９４
はライン１０６上に観測可能性不能化（ＯＢＳＤ）信号
を発生する。 【００２６】ピン１は、二重クロックバッファ２２、ツ
ェナー化されたＮＯＲゲート９４、およびツェナー化さ
れたＯＲゲート９６に結合されたライン１０８に接続さ
れる。この装置のプログラムモード間以外では、ピン１
は外部クロック入力ピンとして用いられ、かつライン１
０８上にＣＬＯＣＫ信号を発生する。ライン１０８上の
ＣＬＯＣＫ信号は一般に、装置１０のためのマスタクロ
ックであると考えられ得る。 【００２７】ピン１１は、ライン１１５によりツェナー
化されたＮＯＲゲート９４の入力に、かつツェナー化さ
れたＯＲゲート９６の入力に結合される。ツェナー化さ
れたＯＲゲート９６は、論理アレイ１２ならびにＮＡＮ
Ｄゲート１００および１０２への入力であるライン４６
上にプログラミングおよび検証（ＰＶＣＣ）信号を発生
する。 【００２８】ピン５は、ツェナー化されたインバータ９
８内へのかつＮＡＮＤゲート１００への入力であるライ
ン１１２に結合される。ライン１１４上のＮＡＮＤゲー
ト１００の出力は、信号Ｉ５としてＮＡＮＤゲート１０
２へ入力される。ツェナー化されたインバータ９８はラ
イン１１６上にプリロード時の観測信号（ＩＯＢＳＰＲ
Ｅ）を発生し、かつＮＡＮＤゲート１０２はライン１１
８上に検証時の観測（ＩＯＢＳＶＥＲ）信号を発生す
る。 観測可能性バッファ２０は、ＡＮＤゲート１２０
およびＯＲゲート１２２を含む。ＡＮＤゲート１２０
は、論理アレイ１２のライン５６および入力論理１８の
ライン１０６に結合される。ＡＮＤゲート１２０の出力
は、ＯＲゲート１２２への反転されていない入力である
ライン１２４上に発生される。ＯＲゲート１２２は、入
力論理１８のライン１１６および１１８に結合された１
対の反転された入力と、ライン８６上の反転された出力
と、ライン８８上の反転されていない出力とを有する。
ライン８８上の信号は観測信号（ＯＢＳ）であり、かつ
ライン８６上の信号は反転観測信号（ＩＯＢＳ）であ
る。 【００２９】クロックバッファ２２は、１対のＡＮＤゲ
ート１２６および１２８、ならびに１対のＯＲゲート１
３０および１３２を含む。ＡＮＤゲート１２６および１
２８の反転された入力はライン１０５に結合され、かつ
ＡＮＤゲート１２６および１２８への反転されていない
入力はライン８６および８８にそれぞれ結合される。ラ
イン１３４および１３６上のＡＮＤゲート１２６および
１２８の出力はそれぞれ、ＯＲゲート１３０および１３
２への入力となる。ＯＲゲート１３０および１３２への
反転された入力は、ライン１０８に結合される。ＯＲゲ
ート１３０はライン１３８上に埋没レジスタクロック信
号（ＣＰＢ）を発生し、かつＯＲゲート１３２はライン
１４０上に出力レジスタクロック信号（ＣＰＯ）を発生
する。ライン１３８は埋没レジスタ７８のクロック入力
に結合され、かつライン１４０は出力レジスタ８０のク
ロック入力に結合される。 【００３０】上記のように、論理装置１０は３個の入力
論理レベル、すなわちＬＯ、ＨＩ、およびＺＨＩで動作
する。論理装置１０は動作の４個のモード、すなわち論
理モード、プリロードモード、検証モード、およびプロ
グラムモードを有する。これらの４個のモードのうち、
最初の３個はレジスタ対１４の内容の観測に関連し、か
つプログラムモードは論理アレイ１２をプログラミング
するのに用いられる。動作の４個のモードは１つずつが
述べられ、各モードの説明は観測可能性モードで始ま
り、かつプログラミングモードで終わる。 【００３１】論理モード 論理装置１０の動作の論理モードは、第１図、第２図、
および第３図を参照して述べられる。第２図は、論理装
置１０で発見された種々の入力、出力および内部信号に
対する真理値表であり、かつ第３図は第２図に対する凡
例である。第１図における文字ＡないしＰは、第２図の
文字ＡないしＰに対応する。 【００３２】論理モードであるとき、出力レジスタ８０
または埋没状態レジスタ７８のいずれかのデータは、ラ
イン５６上にＯＢＳＰＴ信号を発生することによりユー
ザ制御の下で観測することができる。出力レジスタ８０
のデータを観測するために、ライン５６上のＯＢＳＰＴ
信号はＬＯでなければならず、かつ埋没状態レジスタ７
８のデータを観測するためにライン５６上のＯＢＳＰＴ
はＨＩでなければならない。ＯＢＳＰＴ信号は、論理ア
レイ１２内で種々の入力３６および３８から発生され
る。 【００３３】論理モードであるとき、ピン１、２、５ま
たは１１のいずれもツェナー化されていない。したがっ
て、ライン８２上のＰＲＥＬＯＡＤ信号はＬＯであり、
ライン１０５上のＩＰＲＥＥＮ信号はＨＩであり、ライ
ン１０６上のＯＢＳＤ信号はＨＩであり、ライン１１６
上のＩＯＢＳＰＲＥ信号ＤはＨＩであり、かつライン１
１８上のＩＯＢＳＶＥＲ信号はＨＩである。埋没レジス
タ７８および出力レジスタ８０のプリロード可能化入力
Ｐがライン８２上のＰＲＥＬＯＡＤ信号により可能化さ
れないので、レジスタ対１４はクロック入力ＣＩに与え
られる信号に同期して動作する標準のセット／リセット
（ＳＲ）またはＤ型レジスタとして動作する。 【００３４】ライン１０５上のＩＰＲＥＥＮ信号がＨＩ
であるので、ＡＮＤゲート１２６のＬおよびＡＮＤゲー
ト１２８のＭの出力信号はそれぞれＬＯである。したが
って、ライン１０８上のＣＬＯＣＫ信号はＯＲゲート１
３０および１３２により反転されて、クロック信号ＣＰ
ＢおよびＣＰＯとしてそれぞれライン１３８および１４
０上の出力になる。論理モードであるとき、クロック信
号ＣＰＢおよびＣＰＯは互いに同期され、かつ本質的に
はＣＬＯＣＫ信号の反転信号であることが注目されるべ
きである。それゆえに、埋没レジスタ７８および出力レ
ジスタ８０は論理モードの間、ともにクロック信号ＣＬ
ＯＣＫに同期に動作し、かつ装置１０はあたかも１個の
クロックを有するのみであるかのように動作する。 【００３５】クロックサイクルごとに、埋没レジスタ７
８および出力レジスタ８０は、それぞれデータセンス増
幅器３４および３２の出力からのデータをクロック信号
に同期して入力する。レジスタ７８および８０内に入力
されたデータは、短い内部遅延の後、出力ＱＢおよびＱ
にそれぞれ現われる。 【００３６】マルチプレクサ１６は、ライン８６および
８８上のＩＯＢＳおよびＯＢＳ信号の制御の下で出力レ
ジスタ８０のＱ出力または埋没レジスタ７８のＱＢ出力
のいずれかをライン８４に結合する。ライン１０６上の
ＯＢＳＤ信号、ライン１１６上のＩＯＢＳＰＲＥ信号、
およびライン１１８上のＩＯＢＳＶＥＲ信号はすべてＨ
Ｉであるので、ライン８８上のＯＢＳ信号はライン５６
上のＯＢＳＰＴ信号と本質的に同じである。ライン８８
上のＯＢＳ信号がＨＩでありかつライン８６上のＩＯＢ
Ｓ信号がＬＯであるとき、ＱＢはライン８４に選択的に
結合され、かつ反対の場合、Ｑがライン８４に選択的に
伝達される。このように、論理モードであるとき、ライ
ン５６上の論理ＨＩ信号は埋没レジスタ７８の内容の観
測を許可し、またライン５６上の論理ＬＯ信号は出力レ
ジスタ８０の観測を許可する。 【００３７】プリロードモード さらに第１図、第２図、および第３図を参照すると、埋
没レジスタ７８および出力レジスタ８０をプリロードす
るために、ピン２はＺＨＩ論理レベルまで昇圧され、そ
れによりライン８２上のＰＲＥＬＯＡＤ信号はＨＩにな
り、ライン１０５上のＩＰＲＥＥＮ信号はＬＯになり、
かつライン１０６上のＯＢＳＤ信号はＬＯになる。ライ
ン８２上のＨＩは、埋没レジスタ７８および出力レジス
タ８０のプリロード入力を可能化する。ライン８２上の
ＨＩはさらにマルチプレクサ１６を不能化し、それによ
ってライン８４上のマルチプレクサ出力が、反転された
可能化入力ＥＮを介して出力ハイインピーダンス状態に
される。ライン１０５上のＬＯ論理レベルのＩＰＲＥＥ
Ｎ信号はＡＮＤゲート１２６および１２８を可能化し、
かつライン１０６上のＬＯ論理レベルのＯＢＳＤ信号は
ＡＮＤゲート１２０を不能化し、それによってライン１
２４上の信号レベルがＬＯになる。 【００３８】もしピン５上の入力信号がＬＯまたはＨＩ
であるならば、ライン１１６上の信号ＩＯＢＳＰＲＥは
ライン１１８上のＩＯＢＳＶＥＲ信号と同様ＨＩにな
る。ライン１２４上の信号レベルはＬＯでありかつライ
ン１１６および１１８上の信号はＨＩであるので、ライ
ン８８上のＯＢＳ信号はＬＯになり、かつライン８６上
のＩＯＢＳ信号はＨＩになる。 【００３９】さらに、ライン８６および８８はまたクロ
ックバッファ２２への入力であるので、ＩＯＢＳに対す
るＨＩ信号およびＯＢＳに対するＬＯ信号はＡＮＤゲー
ト１２６を可能化し、かつＡＮＤゲート１２８を不能化
する。ライン１０５上のＩＰＲＥＥＮ信号はＬＯである
ので、ＡＮＤゲート１２６の出力はＨＩであり、かつラ
イン１３６上のＡＮＤゲート１２８の出力はＬＯであ
る。したがって、ライン１３８上のＣＰＢ信号は常にＨ
Ｉとなり、またライン１４０上の信号ＣＰＯはライン１
０８上のＣＬＯＣＫ信号の反転になる。結果として、ピ
ン２がＺＨＩレベルでありかつピン５がＬＯまたはＨＩ
レベルであるとき、出力レジスタ８０のみがクロック信
号に同期して動作し、かつ出力レジスタ８０のみがライ
ン８４を介してプリロードされる。 もしピン２がＺＨ
Ｉレベルにある間にピン５がＺＨＩまで高くされるなら
ば、ライン１１６上のＩＯＢＳＰＲＥ信号は強制的にＬ
Ｏとされ、それはライン８８上のＯＢＳをＨＩに、かつ
ライン８６上のＩＯＢＳをＬＯとする。前記のように、
プリロードサイクルの間マルチプレクサ１６は不能化さ
れ、かつライン８４上のその出力はハイインピーダンス
状態になる。さらに、ライン８８および８６上のＯＢＳ
およびＩＯＢＳ信号はそれぞれ、ＡＮＤゲート１２６を
不能化し、かつＡＮＤゲート１２８を可能化する。この
ように、ＯＢＳ信号がＨＩでありかつＩＯＢＳ信号がＬ
Ｏであるとき、ライン１４０上のＣＰＯ信号は、ライン
１３８上のＣＰＢ信号が本質的にライン１０８上のクロ
ック信号の反転である間ＨＩとなる。結果として、埋没
レジスタ７８のみがクロック信号に同期して動作し、か
つ埋没レジスタ７８のみがライン８４からのデータをプ
リロードする。 【００４０】クロックバッファ２２は論理モードよりも
プリロードモードにおいて異なるように動作することに
注目することが重要である。前述のように、論理モード
ではＣＰＢおよびＣＰＯは本質的に同じクロック信号で
あった。しかしながら、プリロードモードでは常にクロ
ック信号ＣＰＢおよびＣＰＯのうちの一方のみがピン５
に与えられた入力信号の制御の下で活性化される。 【００４１】プリロード波形は、第４図を参照して述べ
られる。時間遅延または期間はｔＤで示され、かつ必ず
しも一定の割合ではない。第１の期間３００の間、ピン
５は、もし埋没状態レジスタがプリロードされるべきで
あるならばＺＨＩまで高められ、かつもし出力レジスタ
がロードされるべきであるならばＨＩまたはＬＯにな
る。期間３０２間では、ピン２は埋没レジスタ７８およ
び出力レジスタ８０をプリロードしかつ可能化するよう
にＺＨＩまで高くされる。期間３０４における時間遅延
の後、プリロードデータは、期間３０６の間、クロック
入力ＣＩの信号に同期して選択されたレジスタ内に入力
される。時間遅延期間３０８および３１０の後、ピン２
上のＺＨＩ論理レベルは除去されかつプリロードサイク
ルが完了される。 【００４２】検証モード 検証モードは、論理アレイ１２内にストアされた積の項
を検証するのに用いられ得る。すべての積の項は埋没レ
ジスタ７８または出力レジスタ８０のいずれかに関連す
るので、レジスタ内に所望の積の項を入力し、かつそれ
からそのレジスタの内容を観測することが必要である。 【００４３】検証モードに入るために、ピン１１はＺＨ
Ｉレベルに強制され、それによりライン１０６上のＯＢ
ＳＤをＬＯに、かつライン４６上のＰＶＣＣをＨＩに強
制する。ライン４６上のＨＩ論理レベルＰＶＣＣ信号
は、選択された積の項がアレイ出力５２および５４上に
発生されるように論理アレイ内で適当なゲートを可能化
するための論理アレイ１２への入力である。ＨＩ論理レ
ベルのＰＶＣＣ信号はまた、ＮＡＮＤゲート１００およ
び１０２内への入力である。ライン１０６上のＬＯ論理
レベルのＯＢＳＤ信号は、ＡＮＤゲート１２０に、ライ
ン１２４上にＬＯ論理レベルの信号を出力させる。 【００４４】ピン５は、観測するために埋没レジスタ７
８の出力ＱＢまたはレジスタ８０の出力Ｑのいずれかを
選択するのに用いられる。ピン５がＬＯであるとき、ラ
イン１１４上の信号Ｉ５はＨＩでありかつライン１１８
上のＩＯＢＳＶＥＲ信号はＬＯである。これらは、ライ
ン８８上のＯＢＳ信号をＨＩに、かつライン８６上のＩ
ＯＢＳ信号をＬＯにさせる。ライン１０５上のＩＰＲＥ
ＥＮ信号がＨＩであるので、ライン１３８上のＣＰＢ信
号およびライン１４０上のＣＰＯ信号は本質的にライン
１０８上のＣＬＯＣＫ信号の反転である。論理アレイ１
２からの個々の選択された積の項は、ＣＬＯＣＫパルス
に従って埋没レジスタ７８および出力レジスタ８０内に
ロードされる。ライン８８上のＯＢＳ信号がＨＩである
状態で、マルチプレクサ１６はライン８４上の出力とし
て出力ＱＢを選択する。 【００４５】ピン５がＨＩであるとき、ライン１１４上
の信号Ｉ５はＬＯに強制され、かつライン１１８上のＩ
ＯＢＳＶＥＲはＨＩに強制される。ライン１２４上のＩ
信号はＬＯであり、ライン１１６上のＩＯＢＳＰＲＥ信
号はＨＩであり、かつライン１１８上のＩＯＢＳＶＥＲ
信号はＨＩであるので、ＯＲゲート１２２はライン８８
上のＯＢＳ信号をＬＯレベルに、かつライン８６上のＩ
ＯＢＳ信号をＨＩレベルに強制する。再度、論理アレイ
からの個々に選択された積の項がＣＬＯＣＫパルスに従
って埋没レジスタ７８および出力レジスタ８０内に入力
される。しかしながら、マルチプレクサ１６は、ピン５
がＨＩに強制されるときライン８４上の出力として入力
Ｑを選択するようにされる。 【００４６】以下に第５図を参照して、検証波形が述べ
られる。以前のように、ｔＤは時間遅延または期間を表
わし、かつ必ずしも図面では一定の割合で描かれていな
い。期間４１０で始まるとき、ピン１１は装置１０をそ
の検証モードに強いるようにＺＨＩレベルにある。期間
４１０における時間遅延の後、ＣＬＯＣＫ信号は論理ア
レイ１２からの個々に選択された積の項が埋没レジスタ
７８および出力レジスタ８０内に入力され得るようにピ
ン１に与えられる。ピン４０のデータ出力は、期間４１
２が終わった後安定する。 【００４７】プログラミングモード さて第１図および第５図を参照して、プログラミングモ
ードに入るために、ＣＬＯＣＫ信号がもしあるならばピ
ン１から除去され、かつＺＨＩ信号がピン１に与えられ
る。ライン１０８上のＺＨＩレベル信号はライン１０６
上のＯＢＳＤ信号をＬＯへと強制し、それによってライ
ン１２４上の信号もまたＬＯになりかつライン４６上の
ＰＶＣＣ信号はＨＩになる。論理アレイ１２内の制御論
理は、論理アレイ１２内の個々に選択された積の項がプ
ログラミングされ得るように、ライン４６上のＨＩレベ
ルＰＶＣＣ信号により活性化される。 【００４８】より特定的に第５図の波形を参照すると、
安定期間４００の後、ピン１は期間４０２の間ＺＨＩま
で高くされる。期間４０４の間、列アドレスが種々の入
力ピンに与えられ、かつプログラミング電圧ＶＯＰが装
置１０に与えられる。期間４０６の間、ピン１１は個々
に選択された積の項の適当なヒューズを飛ばすようにＺ
ＨＩまで高くされる。装置１０のこの実現化例では、飛
ばされたヒューズは適当な出力ピン上で検証されるとき
論理ＬＯを与える。 【００４９】第６図を参照すると、観測可能性バッファ
２０´が、多くのバイポーラＮＰＮトランジスタ５１
０、５１２、５１４、５１６、５１８、５２０、および
５２２、多くのダイオード（整流器）５２４、５２６、
５２８、５３０、および５３２、ならびに多くの抵抗器
５３４、５３６、５３８、５４０、５４２、５４４、５
４６、および５４８を含む。ヒューズ５５０は、論理ア
レイ１２（図示せず）内でヒューズを平衡させるように
設けられる。 【００５０】論理モードであるとき、ＯＢＳＤ、ＩＯＢ
ＳＰＲＥ、およびＩＯＢＳＶＥＲ信号はすべてＨＩであ
り、かつライン５６上のＯＢＳＰＴ信号は観測可能性バ
ッファ２０´の出力を制御する。ＯＢＳＰＴ信号がＬＯ
であるとき、トランジスタ５１０のベースはＬＯにな
り、それによってトランジスタ５１０がオフになる。こ
れは、トランジスタ５１２のベースをＨＩに強制し、そ
れによってトランジスタ５１２が導通し、かつそれによ
ってトランジスタ５１４をオフにしかつトランジスタ５
１６をオンにする。これにより、ライン８８上のＯＢＳ
信号がＬＯになり、ライン８６上のＩＯＢＳ信号をＨＩ
まで高くするようにトランジスタ５１８をオフにし、ト
ランジスタ５２０をオンにし、かつトランジスタ５２２
をオフにする。 【００５１】論理モードであるとき、かつＯＢＳＰＴ信
号がＨＩであるとき、トランジスタ５１０はオンにさ
れ、トランジスタ５１２のベースをＬＯ信号レベルに強
制する。これにより、トランジスタ５１２がオフにさ
れ、トランジスタ５１４がオンにされ、かつトランジス
タ５１６がオフにされ、それによってライン８８上のＯ
ＢＳ信号がＨＩになる。トランジスタ５１８のベースは
ダイオード５３０によりライン８８に結合され、かつそ
れゆえにまたＨＩ論理レベルであり、トランジスタ５１
８および５２２をオンにし、その結果、ライン８６上の
ＩＯＢＳ信号がＬＯになる。 【００５２】プリロードモードでは、ライン１０６上の
ＯＢＳＤ信号がＬＯであり、それはトランジスタ５１０
のベースをＬＯ論理レベルまで下げ、トランジスタ５１
０をオフ状態とする。その結果、ライン５６上のＯＢＳ
ＰＴ信号が不能化される。プリロードモードでは、ライ
ン１１８上のＩＯＢＳＶＥＲ信号が常にＨＩであるの
で、１１６上のＩＯＢＳＰＲＥ信号は観測可能性バッフ
ァ２０´の出力を制御する。ライン１１６上のＩＯＢＳ
ＰＲＥ信号がＨＩであるとき、トランジスタ５１２がオ
ンにされ、トランジスタ５１４をオフにしかつトランジ
スタ５１６をオンにする。ライン８８上のＯＢＳ信号は
それゆえに、ＩＯＢＳＰＲＥ信号１１６がＨＩであると
きＬＯになる。ライン８６上のＩＯＢＳ信号は、トラン
ジスタ５１８および５２２がオフになりかつトランジス
タ５２０がオンになるために、ライン８８上でＯＢＳ信
号の反転（すなわちＨＩ）になる。ライン１１６上のＩ
ＯＢＳＰＲＥ信号がＬＯであるとき、トランジスタ５１
２のベースはＬＯに引かれ、トランジスタ５１２をオフ
にする。これは、トランジスタ５１４をオンにしかつト
ランジスタ５１６をオフにし、それによってライン８８
上のＯＢＳ信号がＨＩなりかつライン８６上のＩＯＢＳ
信号がＬＯになる。 【００５３】検証モードでは、ライン１０６上のＯＢＳ
Ｄ信号はＬＯであり、それはトランジスタ５１０がオフ
でありかつライン５６上のＯＢＳＰＴ信号が不能化され
ることを確実にする。ライン１１６上のＩＯＢＳＰＲＥ
信号が常にＨＩであるので、ライン１１８上のＩＯＢＳ
ＶＥＲ信号は観測可能性バッファ２０´の出力を制御す
る。ライン１１８上のＩＯＢＳＶＥＲ信号は、ライン１
１６上のＩＯＢＳＰＲＥ信号がプリロードモードの間観
測可能性バッファ２０´を制御するのと同じ態様で、検
証モードの間観測可能性バッファ２０´を制御する。 【００５４】観測可能性バッファ２０´は３段、すなわ
ち入力段５５２、第１の反転段５５４、および第２の反
転段５５６からなると考えられ得る。入力段５５２は第
１の入力信号ＯＢＳＰＴ、第２の入力信号ＯＢＳＤ、第
３の入力信号ＩＯＢＳＰＲＥ、および第４の入力信号Ｉ
ＯＢＳＶＥＲに応答し、かつライン５５８上に中間信号
を発生するように動作する。事実上、トランジスタ５１
０ならびにダイオード５２４および５２６はＯＢＳＰＴ
およびＯＢＳＤ信号上に論理ＮＡＮＤ動作を行なうよう
に協働し、かつライン５５８はトランジスタ５１０のコ
レクタ上の信号のための、かつＩＯＢＳＰＲＥおよびＩ
ＯＢＳＶＥＲ信号のためのハードワイヤードＡＮＤとし
ての働きをする。第１の反転段５５４および第２の反転
段５５６は実質的に同じであり、かつダイオード５３０
によりともに結合される。 【００５５】第１図の観測可能性バッファ２０の論理ゲ
ートは第５図の観測可能性バッファ２０´の３段で実現
された論理とわずかに異なることが、注目されるべきで
ある。これは、第２図の真理値表で示される結果を生じ
得る観測可能性バッファに対して多くの可能な論理ゲー
ト組合わせが存在する例としての働きをする。 【００５６】この発明の好ましい実施例の上の説明は、
例示と説明の目的のために与えられた。余すところでは
ないものではなく、かつ開示された正確な形式にこの発
明を限定するものでもないことが意図されている。明ら
かに、多くの修正および変更が当業者に明らかである。
この発明はＭＯＳまたはバイポーラ方法における多くの
製作技術により実施され得ることが可能である。同様
に、開示された任意の方法段階は同じ結果を達成するた
めに他の段階と置換可能になる。この発明の原理および
その実際の応用を最良に説明するために実施例が選択さ
れかつ述べられ、それによって当業者が、企図された特
定の用途に合う様々な実施例に対してかつ様々な修正と
ともにこの発明を理解することを可能にする。この発明
の範囲は前掲の特許請求の範囲およびその均等物により
規定されることが、意図されている。
に興味ある関連の、同時係属中の出願は、オーム・アグ
ラワル（Om Agrawal ）他のための１９８５年１２月６
日に出願され、この出願の譲受人に譲渡された「観測可
能内部状態を有するプログラム可能論理装置（PROGRAMM
ABLE LOGIC DEVICE WITH OBSERVABLE INTERNAL
STATES）」と題される米国特許出願連続番号第８０６，
１５８号の出願である。 【０００２】 【発明の背景】 【０００３】 【発明の分野】この発明は一般にプログラム可能論理装
置に関するものであり、かつより特定的には埋没状態レ
ジスタを有するプログラム可能論理装置に関するもので
ある。 【０００４】 【関連技術の説明】プログラム可能アレイ論理（ＰＡ
Ｌ）装置のようなプログラム可能論理装置は、複雑な論
理回路のための、融通性がありかつ有効なコストの実現
化をディジタル設計者に提供する。プログラム可能アレ
イ論理装置に対する頭辞語ＰＡＬは、モノリシック・メ
モリ・インコーポレーテッド（Monolithic Memory, In
c. ）の登録商標である。典型的なＰＡＬは、ＡＮＤゲ
ートのヒューズプログラム可能アレイおよびＯＲゲート
の固定アレイを含む。いくつかのＰＡＬでは、ＯＲゲー
トの出力はＩ／Ｏピンに直接に結合され、かつ他のＰＡ
ＬではＯＲゲートの出力がクロック可能Ｄ型またはＳ／
Ｒ型レジスタ内への入力である。 【０００５】クロック可能レジスタを有するＰＡＬが、
状態マシンとしてまたはそれらが時々呼ばれるシーケン
サとして利用するのに理想的である。状態マシンは、マ
シンの現在の状態、入力組合わせ論理、および出力組合
わせ論理をストアする多くのレジスタを含む。典型的に
は、入力組合わせ論理の出力は状態レジスタ内でストア
されるべき次の状態を決定し、かつ状態レジスタにスト
アされた現在の状態は出力組合わせ論理への入力の一部
を形成する。極めて頻繁に、出力組合わせ論理の出力は
入力組合わせ論理への入力としてフィードバックされ
る。 【０００６】複雑な状態マシン設計は、先行技術のＰＡ
Ｌ装置の限界を拡げる。様々な実際の技術的かつ経済的
理由のために、可能な限り小さいＰＡＬ装置パッケージ
を維持しかつパッケージのピンの数を制限することが望
ましい。ＰＡＬ装置の設計者は、パッケージの大きさを
縮小する１つの方法は現在の状態の数をストアするのに
用いられ得るいくつかの「埋没」状態レジスタ、および
Ｉ／Ｏピンへデータを出力し得る別の出力レジスタを設
けることであることがわかった。Ｉ／Ｏピンを埋没状態
レジスタに割当てないことにより、装置を実現するのに
必要とされるピンの数が減じられる。別の埋没状態レジ
スタおよび出力レジスタを有する上記の先行技術のＰＡ
Ｌ設計に関する問題は、埋没状態レジスタの内容を観測
することが困難であることである。このような設計で
は、埋没状態レジスタの出力はＩ／Ｏピンに現われる前
に出力組合わせ論理および出力レジスタを介してクロッ
ク（クロック信号に同期して伝達）されなければならな
い。この方法はいくつかのクロックサイクルをとること
が必要であり、したがって不便でありかつ時間を浪費す
る。 【０００７】上記の先行技術のＰＡＬ設計に関する他の
問題は、デバッギングの目的のために埋没および出力レ
ジスタをプリロードすることが困難なことである。プリ
ロード能力がないならば、装置に対する入力のシーケン
スはＰＡＬ内で所望の状態を達成するように工夫されな
ければならず、それはさらに不便でありかつ時間を浪費
する方法である。 【０００８】 【発明の要約】この発明の目的は、埋没状態レジスタの
内容が迅速にかつ容易に観測され得るＰＡＬ回路を提供
することである。 【０００９】この発明の他の目的は、埋没レジスタまた
は出力レジスタを効率的にロードするためのＰＡＬ回路
を提供することである。 【００１０】この発明の論理装置は、プログラム可能論
理アレイ、埋没レジスタおよび出力レジスタを含む少な
くとも１個のレジスタ対、埋没レジスタおよび出力レジ
スタの出力を共通のＩ／Ｏピンに結合するマルチプレク
サ、マルチプレクサを制御するための観測可能性バッフ
ァ、および埋没レジスタまたは出力レジスタを選択的に
プリロードするための二重クロックバッファを含む。 【００１１】埋没レジスタおよび出力レジスタの内容
は、装置の３個の動作モード、すなわち論理モード、プ
リロードモード、および検証モードで観測され得る。論
理モードであるとき、埋没レジスタまたは出力レジスタ
のいずれかの出力が、論理アレイにより発生された観測
可能性積の項の制御の下でＩ／Ｏピンに接続され得る。
より特定的には、論理モードでの通常の動作状態の下
で、出力レジスタはＩ／Ｏピンに選択的に接続され、か
つ論理モードでのデバッグ動作状態の下では、埋没レジ
スタはＩ／Ｏピンに選択的に接続される。プリロードモ
ードであるとき、観測可能性積の項は不能化され、かつ
データは、二重クロックバッファの制御の下でＩ／Ｏピ
ンから埋没レジスタまたは出力レジスタへの同期的に入
力される。検証モードでは、観測可能性積の項はもう一
度不能化され、論理アレイが積の項の出力に対して可能
化され、かつ積の項はＩ／Ｏピンに選択的に出力するた
めに埋没レジスタおよび出力レジスタ内にクロック・イ
ンされる。 【００１２】この発明の利点は、埋没レジスタおよび出
力レジスタが共通のＩ／Ｏピンを共有し、これにより埋
没レジスタの内容が迅速にかつ容易に観測され得る一
方、ピン数およびパッケージの大きさを最小にできるこ
とである。 【００１３】この発明の他の利点は、埋没レジスタおよ
び出力レジスタがユーザ制御の下でその共有されたＩ／
Ｏピンからプリロードされ得ることである。 【００１４】この発明の他の利点は、装置がその検証モ
ードであるとき、論理アレイからの積の項がレジスタ対
を介して観測され得ることである。 【００１５】この発明の他の目的、特徴および利点は、
以下の詳細な説明および添付の図面に鑑み明らかにな
り、そこでは同じ参照符号が図面を通じて同じ特徴を表
わす。 【００１６】 【発明の実施の形態】この発明を実施するために発明者
により現在企図されている最良のモードを例示する、こ
の発明の特定の実施例が今から詳細に参照される。代わ
りの実施例もまた、応用可能なものとして簡単に述べら
れる。 【００１７】第１図を参照すると、プログラム可能アレ
イ論理（ＰＡＬ）装置１０はプログラム可能論理アレイ
１２、レジスタ対１４、マルチプレクサ１６、入力論理
１８、観測可能性バッファ２０、および二重クロックバ
ッファ２２を含む。バッファ２４および２６のような多
くの入力バッファ、バッファ２８および３０のような多
くの出力バッファ、ならびに３２および３４で示される
ような多くのデータセンス増幅器が論理アレイ１２に関
連する。論理装置１０に対する外部入力および出力は、
ピン１、２、５、および１１ならびに入力ピン３６およ
びＩ／Ｏピン３８と４０を含む。 【００１８】論理アレイ１２は好ましくは、ヒューズプ
ログラム可能ＡＮＤアレイ、ならびに入力４２ａ／ｂお
よび４４ａ／ｂのような複数個のアレイ入力、制御入力
４６のような複数個の制御入力、および出力４８、５
０、５２、５４および５６のような複数個のアレイ出力
を有する固定ＯＲアレイである。代わりにまたは付加的
に、論理アレイ１２はヒューズプログラム可能ＯＲアレ
イを含んでもよい。論理アレイ１２の製造および利用は
当業者に周知であり、かつここでは詳細に述べられな
い。ＰＡＬアーキテクチャを述べる良い文献は、カリフ
ォルニア州サニーヴェイルのアドバンスト・マイクロ・
ディバイシズ・インコーポレーテッド（Advanced Micro
Devices, Inc.）により出版された「プログラム可能ア
レイ論理ハンドブック（Programmable Array Logic Han
dbook ）」である。 【００１９】入力バッファ２４は、入力ピン３６をアレ
イ入力ライン４２ａおよび４２ｂに結合する。より特定
的には、入力ピン３６は第１のインバータ５８の入力に
結合され、その出力はアレイ入力４２ｂ、および出力が
アレイ入力４２ａに結合された第２のインバータ６０の
入力に結合される。このように、ピン３６に与えられた
信号は入力４２ａ上に発生され、かつその反転は入力４
２ｂ上に発生される。類似の態様では、ピン３８に与え
られた信号は入力４４ａ上に信号をかつ入力４４ｂ上に
反転信号を発生する。 【００２０】アレイ出力４８および５０は、ライン６２
上に同期プリセット（ＳＰ）信号をかつライン６４上に
非同期リセット（ＡＲ）信号を生じるように、インバー
タ２８および３０によりそれぞれ反転される。データセ
ンス増幅器３２は、ライン７０上にデータ（Ｄ）信号を
かつライン７２上に反転データ信号（ＩＤ）を生じる第
１のインバータ６６および第２のインバータ６８を含
む。同様に、データセンス増幅器３４はライン７４上に
データ信号（Ｄ）を、かつライン７６上に反転データ信
号（ＩＤ）を生じる。 【００２１】レジスタ対１４は、埋没レジスタ７８およ
び出力レジスタ８０を含む。埋没レジスタ７８および出
力レジスタ８０の各々は、プリロード可能化入力
（Ｐ）、反転データ入力（ＩＤ）、データ入力（Ｄ）、
非同期リセット入力（ＡＲ）、同期プリセット入力（Ｓ
Ｐ）、プリロードデータ入力（ＰＤ）、およびクロック
入力（ＣＩ）を含む。埋没レジスタ７８はデータ出力Ｑ
Ｂを有し、かつ出力レジスタ８０はデータ出力Ｑを有す
る。 【００２２】埋没レジスタ７８は、そのＩＤおよびＤ入
力がライン７６および７４にそれぞれ結合され、かつそ
のＡＲおよびＳＰ入力がライン６４および６２にそれぞ
れ結合される。出力レジスタ８０は、そのＩＤおよびＤ
入力がライン７２および７０にそれぞれ結合され、かつ
そのＡＲおよびＳＰ入力がライン６４および６２にそれ
ぞれ結合される。埋没レジスタ７８および出力レジスタ
８０のＰ入力は両方ともライン８２に結合され、かつそ
れぞれのＰＤ入力はライン８４によりＩ／Ｏピン４０に
結合される。 【００２３】マルチプレクサ１６は、出力レジスタ８０
のＱ出力に結合されたＱ入力、および埋没レジスタ７８
のＱＢ出力に結合されたＱＢ入力を有する。マルチプレ
クサ１６はまた、ＩＯＢＳ選択入力がライン８６に結合
され、かつＯＢＳ選択入力がライン８８に結合される。
ＩＯＢＳおよびＯＢＳ選択入力は、データ入力Ｑおよび
ＱＢのいずれがライン８４、かつしたがってＩ／Ｏピン
４０に選択的に伝達されるかを決定する。 【００２４】入力論理１８は、ツェナー化された（ｚｅ
ｎｅｒｅｄ）バッファ９０、ツェナー化されたインバー
タ９２、ツェナー化されたＮＯＲゲート９４、ツェナー
化されたＯＲゲート９６、ツェナー化されたインバータ
９８、ならびに１対のＮＡＮＤゲート１００および１０
２を含む。ツェナー化されたゲート９０ないし９８は、
入力論理レベルＬＯ、ＨＩ、およびＺＨＩを有する３−
レベル論理装置である。この装置のＴＴＬ実現化例で
は、ＬＯ入力はわずかに０．８ボルトであり、ＨＩ入力
は２．０ボルトであり、かつＺＨＩ入力は公称上１１ボ
ルトである。ツェナー化されたゲート９０ないし９８の
出力はＬＯまたはＨＩのいずれかである内部論理レベル
を有するが、ＺＨＩのみがツェナー化されたゲートへの
論理ハイの入力として認められる。このように、ＺＨＩ
信号をツェナー化されたバッファ９０の入力に与えるこ
とにより、ライン８２上に内部論理レベルＨＩが生じ、
かつＬＯまたはＨＩをツェナー化されたバッファ９０の
入力に与えることにより、ライン８２上に内部論理レベ
ルＬＯが生じる。論理装置１０のゲートの残りのものは
ツェナー化されず、したがって二値入力信号ＬＯ，ＨＩ
に従ってＬＯおよびＨＩ論理信号のみを発生する。 【００２５】ピン２は、ツェナー化されたバッファ９
０、ツェナー化されたインバータ９２、およびツェナー
化されたＮＯＲゲート９４の入力に接続されたライン１
０４に結合される。ツェナー化されたバッファ９０はラ
イン８２上にプリロード可能化信号（ＰＲＥＬＯＡＤ）
を発生し、ツェナー化されたインバータ９２はライン１
０５上に反転されたプリロード可能化信号（ＩＰＲＥＥ
Ｎ）を発生し、かつツェナー化されたＮＯＲゲート９４
はライン１０６上に観測可能性不能化（ＯＢＳＤ）信号
を発生する。 【００２６】ピン１は、二重クロックバッファ２２、ツ
ェナー化されたＮＯＲゲート９４、およびツェナー化さ
れたＯＲゲート９６に結合されたライン１０８に接続さ
れる。この装置のプログラムモード間以外では、ピン１
は外部クロック入力ピンとして用いられ、かつライン１
０８上にＣＬＯＣＫ信号を発生する。ライン１０８上の
ＣＬＯＣＫ信号は一般に、装置１０のためのマスタクロ
ックであると考えられ得る。 【００２７】ピン１１は、ライン１１５によりツェナー
化されたＮＯＲゲート９４の入力に、かつツェナー化さ
れたＯＲゲート９６の入力に結合される。ツェナー化さ
れたＯＲゲート９６は、論理アレイ１２ならびにＮＡＮ
Ｄゲート１００および１０２への入力であるライン４６
上にプログラミングおよび検証（ＰＶＣＣ）信号を発生
する。 【００２８】ピン５は、ツェナー化されたインバータ９
８内へのかつＮＡＮＤゲート１００への入力であるライ
ン１１２に結合される。ライン１１４上のＮＡＮＤゲー
ト１００の出力は、信号Ｉ５としてＮＡＮＤゲート１０
２へ入力される。ツェナー化されたインバータ９８はラ
イン１１６上にプリロード時の観測信号（ＩＯＢＳＰＲ
Ｅ）を発生し、かつＮＡＮＤゲート１０２はライン１１
８上に検証時の観測（ＩＯＢＳＶＥＲ）信号を発生す
る。 観測可能性バッファ２０は、ＡＮＤゲート１２０
およびＯＲゲート１２２を含む。ＡＮＤゲート１２０
は、論理アレイ１２のライン５６および入力論理１８の
ライン１０６に結合される。ＡＮＤゲート１２０の出力
は、ＯＲゲート１２２への反転されていない入力である
ライン１２４上に発生される。ＯＲゲート１２２は、入
力論理１８のライン１１６および１１８に結合された１
対の反転された入力と、ライン８６上の反転された出力
と、ライン８８上の反転されていない出力とを有する。
ライン８８上の信号は観測信号（ＯＢＳ）であり、かつ
ライン８６上の信号は反転観測信号（ＩＯＢＳ）であ
る。 【００２９】クロックバッファ２２は、１対のＡＮＤゲ
ート１２６および１２８、ならびに１対のＯＲゲート１
３０および１３２を含む。ＡＮＤゲート１２６および１
２８の反転された入力はライン１０５に結合され、かつ
ＡＮＤゲート１２６および１２８への反転されていない
入力はライン８６および８８にそれぞれ結合される。ラ
イン１３４および１３６上のＡＮＤゲート１２６および
１２８の出力はそれぞれ、ＯＲゲート１３０および１３
２への入力となる。ＯＲゲート１３０および１３２への
反転された入力は、ライン１０８に結合される。ＯＲゲ
ート１３０はライン１３８上に埋没レジスタクロック信
号（ＣＰＢ）を発生し、かつＯＲゲート１３２はライン
１４０上に出力レジスタクロック信号（ＣＰＯ）を発生
する。ライン１３８は埋没レジスタ７８のクロック入力
に結合され、かつライン１４０は出力レジスタ８０のク
ロック入力に結合される。 【００３０】上記のように、論理装置１０は３個の入力
論理レベル、すなわちＬＯ、ＨＩ、およびＺＨＩで動作
する。論理装置１０は動作の４個のモード、すなわち論
理モード、プリロードモード、検証モード、およびプロ
グラムモードを有する。これらの４個のモードのうち、
最初の３個はレジスタ対１４の内容の観測に関連し、か
つプログラムモードは論理アレイ１２をプログラミング
するのに用いられる。動作の４個のモードは１つずつが
述べられ、各モードの説明は観測可能性モードで始ま
り、かつプログラミングモードで終わる。 【００３１】論理モード 論理装置１０の動作の論理モードは、第１図、第２図、
および第３図を参照して述べられる。第２図は、論理装
置１０で発見された種々の入力、出力および内部信号に
対する真理値表であり、かつ第３図は第２図に対する凡
例である。第１図における文字ＡないしＰは、第２図の
文字ＡないしＰに対応する。 【００３２】論理モードであるとき、出力レジスタ８０
または埋没状態レジスタ７８のいずれかのデータは、ラ
イン５６上にＯＢＳＰＴ信号を発生することによりユー
ザ制御の下で観測することができる。出力レジスタ８０
のデータを観測するために、ライン５６上のＯＢＳＰＴ
信号はＬＯでなければならず、かつ埋没状態レジスタ７
８のデータを観測するためにライン５６上のＯＢＳＰＴ
はＨＩでなければならない。ＯＢＳＰＴ信号は、論理ア
レイ１２内で種々の入力３６および３８から発生され
る。 【００３３】論理モードであるとき、ピン１、２、５ま
たは１１のいずれもツェナー化されていない。したがっ
て、ライン８２上のＰＲＥＬＯＡＤ信号はＬＯであり、
ライン１０５上のＩＰＲＥＥＮ信号はＨＩであり、ライ
ン１０６上のＯＢＳＤ信号はＨＩであり、ライン１１６
上のＩＯＢＳＰＲＥ信号ＤはＨＩであり、かつライン１
１８上のＩＯＢＳＶＥＲ信号はＨＩである。埋没レジス
タ７８および出力レジスタ８０のプリロード可能化入力
Ｐがライン８２上のＰＲＥＬＯＡＤ信号により可能化さ
れないので、レジスタ対１４はクロック入力ＣＩに与え
られる信号に同期して動作する標準のセット／リセット
（ＳＲ）またはＤ型レジスタとして動作する。 【００３４】ライン１０５上のＩＰＲＥＥＮ信号がＨＩ
であるので、ＡＮＤゲート１２６のＬおよびＡＮＤゲー
ト１２８のＭの出力信号はそれぞれＬＯである。したが
って、ライン１０８上のＣＬＯＣＫ信号はＯＲゲート１
３０および１３２により反転されて、クロック信号ＣＰ
ＢおよびＣＰＯとしてそれぞれライン１３８および１４
０上の出力になる。論理モードであるとき、クロック信
号ＣＰＢおよびＣＰＯは互いに同期され、かつ本質的に
はＣＬＯＣＫ信号の反転信号であることが注目されるべ
きである。それゆえに、埋没レジスタ７８および出力レ
ジスタ８０は論理モードの間、ともにクロック信号ＣＬ
ＯＣＫに同期に動作し、かつ装置１０はあたかも１個の
クロックを有するのみであるかのように動作する。 【００３５】クロックサイクルごとに、埋没レジスタ７
８および出力レジスタ８０は、それぞれデータセンス増
幅器３４および３２の出力からのデータをクロック信号
に同期して入力する。レジスタ７８および８０内に入力
されたデータは、短い内部遅延の後、出力ＱＢおよびＱ
にそれぞれ現われる。 【００３６】マルチプレクサ１６は、ライン８６および
８８上のＩＯＢＳおよびＯＢＳ信号の制御の下で出力レ
ジスタ８０のＱ出力または埋没レジスタ７８のＱＢ出力
のいずれかをライン８４に結合する。ライン１０６上の
ＯＢＳＤ信号、ライン１１６上のＩＯＢＳＰＲＥ信号、
およびライン１１８上のＩＯＢＳＶＥＲ信号はすべてＨ
Ｉであるので、ライン８８上のＯＢＳ信号はライン５６
上のＯＢＳＰＴ信号と本質的に同じである。ライン８８
上のＯＢＳ信号がＨＩでありかつライン８６上のＩＯＢ
Ｓ信号がＬＯであるとき、ＱＢはライン８４に選択的に
結合され、かつ反対の場合、Ｑがライン８４に選択的に
伝達される。このように、論理モードであるとき、ライ
ン５６上の論理ＨＩ信号は埋没レジスタ７８の内容の観
測を許可し、またライン５６上の論理ＬＯ信号は出力レ
ジスタ８０の観測を許可する。 【００３７】プリロードモード さらに第１図、第２図、および第３図を参照すると、埋
没レジスタ７８および出力レジスタ８０をプリロードす
るために、ピン２はＺＨＩ論理レベルまで昇圧され、そ
れによりライン８２上のＰＲＥＬＯＡＤ信号はＨＩにな
り、ライン１０５上のＩＰＲＥＥＮ信号はＬＯになり、
かつライン１０６上のＯＢＳＤ信号はＬＯになる。ライ
ン８２上のＨＩは、埋没レジスタ７８および出力レジス
タ８０のプリロード入力を可能化する。ライン８２上の
ＨＩはさらにマルチプレクサ１６を不能化し、それによ
ってライン８４上のマルチプレクサ出力が、反転された
可能化入力ＥＮを介して出力ハイインピーダンス状態に
される。ライン１０５上のＬＯ論理レベルのＩＰＲＥＥ
Ｎ信号はＡＮＤゲート１２６および１２８を可能化し、
かつライン１０６上のＬＯ論理レベルのＯＢＳＤ信号は
ＡＮＤゲート１２０を不能化し、それによってライン１
２４上の信号レベルがＬＯになる。 【００３８】もしピン５上の入力信号がＬＯまたはＨＩ
であるならば、ライン１１６上の信号ＩＯＢＳＰＲＥは
ライン１１８上のＩＯＢＳＶＥＲ信号と同様ＨＩにな
る。ライン１２４上の信号レベルはＬＯでありかつライ
ン１１６および１１８上の信号はＨＩであるので、ライ
ン８８上のＯＢＳ信号はＬＯになり、かつライン８６上
のＩＯＢＳ信号はＨＩになる。 【００３９】さらに、ライン８６および８８はまたクロ
ックバッファ２２への入力であるので、ＩＯＢＳに対す
るＨＩ信号およびＯＢＳに対するＬＯ信号はＡＮＤゲー
ト１２６を可能化し、かつＡＮＤゲート１２８を不能化
する。ライン１０５上のＩＰＲＥＥＮ信号はＬＯである
ので、ＡＮＤゲート１２６の出力はＨＩであり、かつラ
イン１３６上のＡＮＤゲート１２８の出力はＬＯであ
る。したがって、ライン１３８上のＣＰＢ信号は常にＨ
Ｉとなり、またライン１４０上の信号ＣＰＯはライン１
０８上のＣＬＯＣＫ信号の反転になる。結果として、ピ
ン２がＺＨＩレベルでありかつピン５がＬＯまたはＨＩ
レベルであるとき、出力レジスタ８０のみがクロック信
号に同期して動作し、かつ出力レジスタ８０のみがライ
ン８４を介してプリロードされる。 もしピン２がＺＨ
Ｉレベルにある間にピン５がＺＨＩまで高くされるなら
ば、ライン１１６上のＩＯＢＳＰＲＥ信号は強制的にＬ
Ｏとされ、それはライン８８上のＯＢＳをＨＩに、かつ
ライン８６上のＩＯＢＳをＬＯとする。前記のように、
プリロードサイクルの間マルチプレクサ１６は不能化さ
れ、かつライン８４上のその出力はハイインピーダンス
状態になる。さらに、ライン８８および８６上のＯＢＳ
およびＩＯＢＳ信号はそれぞれ、ＡＮＤゲート１２６を
不能化し、かつＡＮＤゲート１２８を可能化する。この
ように、ＯＢＳ信号がＨＩでありかつＩＯＢＳ信号がＬ
Ｏであるとき、ライン１４０上のＣＰＯ信号は、ライン
１３８上のＣＰＢ信号が本質的にライン１０８上のクロ
ック信号の反転である間ＨＩとなる。結果として、埋没
レジスタ７８のみがクロック信号に同期して動作し、か
つ埋没レジスタ７８のみがライン８４からのデータをプ
リロードする。 【００４０】クロックバッファ２２は論理モードよりも
プリロードモードにおいて異なるように動作することに
注目することが重要である。前述のように、論理モード
ではＣＰＢおよびＣＰＯは本質的に同じクロック信号で
あった。しかしながら、プリロードモードでは常にクロ
ック信号ＣＰＢおよびＣＰＯのうちの一方のみがピン５
に与えられた入力信号の制御の下で活性化される。 【００４１】プリロード波形は、第４図を参照して述べ
られる。時間遅延または期間はｔＤで示され、かつ必ず
しも一定の割合ではない。第１の期間３００の間、ピン
５は、もし埋没状態レジスタがプリロードされるべきで
あるならばＺＨＩまで高められ、かつもし出力レジスタ
がロードされるべきであるならばＨＩまたはＬＯにな
る。期間３０２間では、ピン２は埋没レジスタ７８およ
び出力レジスタ８０をプリロードしかつ可能化するよう
にＺＨＩまで高くされる。期間３０４における時間遅延
の後、プリロードデータは、期間３０６の間、クロック
入力ＣＩの信号に同期して選択されたレジスタ内に入力
される。時間遅延期間３０８および３１０の後、ピン２
上のＺＨＩ論理レベルは除去されかつプリロードサイク
ルが完了される。 【００４２】検証モード 検証モードは、論理アレイ１２内にストアされた積の項
を検証するのに用いられ得る。すべての積の項は埋没レ
ジスタ７８または出力レジスタ８０のいずれかに関連す
るので、レジスタ内に所望の積の項を入力し、かつそれ
からそのレジスタの内容を観測することが必要である。 【００４３】検証モードに入るために、ピン１１はＺＨ
Ｉレベルに強制され、それによりライン１０６上のＯＢ
ＳＤをＬＯに、かつライン４６上のＰＶＣＣをＨＩに強
制する。ライン４６上のＨＩ論理レベルＰＶＣＣ信号
は、選択された積の項がアレイ出力５２および５４上に
発生されるように論理アレイ内で適当なゲートを可能化
するための論理アレイ１２への入力である。ＨＩ論理レ
ベルのＰＶＣＣ信号はまた、ＮＡＮＤゲート１００およ
び１０２内への入力である。ライン１０６上のＬＯ論理
レベルのＯＢＳＤ信号は、ＡＮＤゲート１２０に、ライ
ン１２４上にＬＯ論理レベルの信号を出力させる。 【００４４】ピン５は、観測するために埋没レジスタ７
８の出力ＱＢまたはレジスタ８０の出力Ｑのいずれかを
選択するのに用いられる。ピン５がＬＯであるとき、ラ
イン１１４上の信号Ｉ５はＨＩでありかつライン１１８
上のＩＯＢＳＶＥＲ信号はＬＯである。これらは、ライ
ン８８上のＯＢＳ信号をＨＩに、かつライン８６上のＩ
ＯＢＳ信号をＬＯにさせる。ライン１０５上のＩＰＲＥ
ＥＮ信号がＨＩであるので、ライン１３８上のＣＰＢ信
号およびライン１４０上のＣＰＯ信号は本質的にライン
１０８上のＣＬＯＣＫ信号の反転である。論理アレイ１
２からの個々の選択された積の項は、ＣＬＯＣＫパルス
に従って埋没レジスタ７８および出力レジスタ８０内に
ロードされる。ライン８８上のＯＢＳ信号がＨＩである
状態で、マルチプレクサ１６はライン８４上の出力とし
て出力ＱＢを選択する。 【００４５】ピン５がＨＩであるとき、ライン１１４上
の信号Ｉ５はＬＯに強制され、かつライン１１８上のＩ
ＯＢＳＶＥＲはＨＩに強制される。ライン１２４上のＩ
信号はＬＯであり、ライン１１６上のＩＯＢＳＰＲＥ信
号はＨＩであり、かつライン１１８上のＩＯＢＳＶＥＲ
信号はＨＩであるので、ＯＲゲート１２２はライン８８
上のＯＢＳ信号をＬＯレベルに、かつライン８６上のＩ
ＯＢＳ信号をＨＩレベルに強制する。再度、論理アレイ
からの個々に選択された積の項がＣＬＯＣＫパルスに従
って埋没レジスタ７８および出力レジスタ８０内に入力
される。しかしながら、マルチプレクサ１６は、ピン５
がＨＩに強制されるときライン８４上の出力として入力
Ｑを選択するようにされる。 【００４６】以下に第５図を参照して、検証波形が述べ
られる。以前のように、ｔＤは時間遅延または期間を表
わし、かつ必ずしも図面では一定の割合で描かれていな
い。期間４１０で始まるとき、ピン１１は装置１０をそ
の検証モードに強いるようにＺＨＩレベルにある。期間
４１０における時間遅延の後、ＣＬＯＣＫ信号は論理ア
レイ１２からの個々に選択された積の項が埋没レジスタ
７８および出力レジスタ８０内に入力され得るようにピ
ン１に与えられる。ピン４０のデータ出力は、期間４１
２が終わった後安定する。 【００４７】プログラミングモード さて第１図および第５図を参照して、プログラミングモ
ードに入るために、ＣＬＯＣＫ信号がもしあるならばピ
ン１から除去され、かつＺＨＩ信号がピン１に与えられ
る。ライン１０８上のＺＨＩレベル信号はライン１０６
上のＯＢＳＤ信号をＬＯへと強制し、それによってライ
ン１２４上の信号もまたＬＯになりかつライン４６上の
ＰＶＣＣ信号はＨＩになる。論理アレイ１２内の制御論
理は、論理アレイ１２内の個々に選択された積の項がプ
ログラミングされ得るように、ライン４６上のＨＩレベ
ルＰＶＣＣ信号により活性化される。 【００４８】より特定的に第５図の波形を参照すると、
安定期間４００の後、ピン１は期間４０２の間ＺＨＩま
で高くされる。期間４０４の間、列アドレスが種々の入
力ピンに与えられ、かつプログラミング電圧ＶＯＰが装
置１０に与えられる。期間４０６の間、ピン１１は個々
に選択された積の項の適当なヒューズを飛ばすようにＺ
ＨＩまで高くされる。装置１０のこの実現化例では、飛
ばされたヒューズは適当な出力ピン上で検証されるとき
論理ＬＯを与える。 【００４９】第６図を参照すると、観測可能性バッファ
２０´が、多くのバイポーラＮＰＮトランジスタ５１
０、５１２、５１４、５１６、５１８、５２０、および
５２２、多くのダイオード（整流器）５２４、５２６、
５２８、５３０、および５３２、ならびに多くの抵抗器
５３４、５３６、５３８、５４０、５４２、５４４、５
４６、および５４８を含む。ヒューズ５５０は、論理ア
レイ１２（図示せず）内でヒューズを平衡させるように
設けられる。 【００５０】論理モードであるとき、ＯＢＳＤ、ＩＯＢ
ＳＰＲＥ、およびＩＯＢＳＶＥＲ信号はすべてＨＩであ
り、かつライン５６上のＯＢＳＰＴ信号は観測可能性バ
ッファ２０´の出力を制御する。ＯＢＳＰＴ信号がＬＯ
であるとき、トランジスタ５１０のベースはＬＯにな
り、それによってトランジスタ５１０がオフになる。こ
れは、トランジスタ５１２のベースをＨＩに強制し、そ
れによってトランジスタ５１２が導通し、かつそれによ
ってトランジスタ５１４をオフにしかつトランジスタ５
１６をオンにする。これにより、ライン８８上のＯＢＳ
信号がＬＯになり、ライン８６上のＩＯＢＳ信号をＨＩ
まで高くするようにトランジスタ５１８をオフにし、ト
ランジスタ５２０をオンにし、かつトランジスタ５２２
をオフにする。 【００５１】論理モードであるとき、かつＯＢＳＰＴ信
号がＨＩであるとき、トランジスタ５１０はオンにさ
れ、トランジスタ５１２のベースをＬＯ信号レベルに強
制する。これにより、トランジスタ５１２がオフにさ
れ、トランジスタ５１４がオンにされ、かつトランジス
タ５１６がオフにされ、それによってライン８８上のＯ
ＢＳ信号がＨＩになる。トランジスタ５１８のベースは
ダイオード５３０によりライン８８に結合され、かつそ
れゆえにまたＨＩ論理レベルであり、トランジスタ５１
８および５２２をオンにし、その結果、ライン８６上の
ＩＯＢＳ信号がＬＯになる。 【００５２】プリロードモードでは、ライン１０６上の
ＯＢＳＤ信号がＬＯであり、それはトランジスタ５１０
のベースをＬＯ論理レベルまで下げ、トランジスタ５１
０をオフ状態とする。その結果、ライン５６上のＯＢＳ
ＰＴ信号が不能化される。プリロードモードでは、ライ
ン１１８上のＩＯＢＳＶＥＲ信号が常にＨＩであるの
で、１１６上のＩＯＢＳＰＲＥ信号は観測可能性バッフ
ァ２０´の出力を制御する。ライン１１６上のＩＯＢＳ
ＰＲＥ信号がＨＩであるとき、トランジスタ５１２がオ
ンにされ、トランジスタ５１４をオフにしかつトランジ
スタ５１６をオンにする。ライン８８上のＯＢＳ信号は
それゆえに、ＩＯＢＳＰＲＥ信号１１６がＨＩであると
きＬＯになる。ライン８６上のＩＯＢＳ信号は、トラン
ジスタ５１８および５２２がオフになりかつトランジス
タ５２０がオンになるために、ライン８８上でＯＢＳ信
号の反転（すなわちＨＩ）になる。ライン１１６上のＩ
ＯＢＳＰＲＥ信号がＬＯであるとき、トランジスタ５１
２のベースはＬＯに引かれ、トランジスタ５１２をオフ
にする。これは、トランジスタ５１４をオンにしかつト
ランジスタ５１６をオフにし、それによってライン８８
上のＯＢＳ信号がＨＩなりかつライン８６上のＩＯＢＳ
信号がＬＯになる。 【００５３】検証モードでは、ライン１０６上のＯＢＳ
Ｄ信号はＬＯであり、それはトランジスタ５１０がオフ
でありかつライン５６上のＯＢＳＰＴ信号が不能化され
ることを確実にする。ライン１１６上のＩＯＢＳＰＲＥ
信号が常にＨＩであるので、ライン１１８上のＩＯＢＳ
ＶＥＲ信号は観測可能性バッファ２０´の出力を制御す
る。ライン１１８上のＩＯＢＳＶＥＲ信号は、ライン１
１６上のＩＯＢＳＰＲＥ信号がプリロードモードの間観
測可能性バッファ２０´を制御するのと同じ態様で、検
証モードの間観測可能性バッファ２０´を制御する。 【００５４】観測可能性バッファ２０´は３段、すなわ
ち入力段５５２、第１の反転段５５４、および第２の反
転段５５６からなると考えられ得る。入力段５５２は第
１の入力信号ＯＢＳＰＴ、第２の入力信号ＯＢＳＤ、第
３の入力信号ＩＯＢＳＰＲＥ、および第４の入力信号Ｉ
ＯＢＳＶＥＲに応答し、かつライン５５８上に中間信号
を発生するように動作する。事実上、トランジスタ５１
０ならびにダイオード５２４および５２６はＯＢＳＰＴ
およびＯＢＳＤ信号上に論理ＮＡＮＤ動作を行なうよう
に協働し、かつライン５５８はトランジスタ５１０のコ
レクタ上の信号のための、かつＩＯＢＳＰＲＥおよびＩ
ＯＢＳＶＥＲ信号のためのハードワイヤードＡＮＤとし
ての働きをする。第１の反転段５５４および第２の反転
段５５６は実質的に同じであり、かつダイオード５３０
によりともに結合される。 【００５５】第１図の観測可能性バッファ２０の論理ゲ
ートは第５図の観測可能性バッファ２０´の３段で実現
された論理とわずかに異なることが、注目されるべきで
ある。これは、第２図の真理値表で示される結果を生じ
得る観測可能性バッファに対して多くの可能な論理ゲー
ト組合わせが存在する例としての働きをする。 【００５６】この発明の好ましい実施例の上の説明は、
例示と説明の目的のために与えられた。余すところでは
ないものではなく、かつ開示された正確な形式にこの発
明を限定するものでもないことが意図されている。明ら
かに、多くの修正および変更が当業者に明らかである。
この発明はＭＯＳまたはバイポーラ方法における多くの
製作技術により実施され得ることが可能である。同様
に、開示された任意の方法段階は同じ結果を達成するた
めに他の段階と置換可能になる。この発明の原理および
その実際の応用を最良に説明するために実施例が選択さ
れかつ述べられ、それによって当業者が、企図された特
定の用途に合う様々な実施例に対してかつ様々な修正と
ともにこの発明を理解することを可能にする。この発明
の範囲は前掲の特許請求の範囲およびその均等物により
規定されることが、意図されている。
【図面の簡単な説明】
【図１】 この発明に従ったプログラム可能論理装置の
ブロック図である。 【図２】 第１図のブロック図における種々の点の論理
信号を例示する真理値表である。 【図３】 第２図の真理値表のための凡例である。 【図４】 プリロードモード間で用いられる種々の信号
のタイミング図である。 【図５】 プログラミングモードおよび検証モード間の
種々の信号のタイミング図である。 【図６】 第１図で示される観測可能性バッファ２０の
略図である。 【符号の説明】 １０はプログラム可能アレイ論理装置、１２はプログラ
ム可能論理アレイ、１４はレジスタ対、１６はマルチプ
レクサ、１８は入力論理、３８，４０はＩ／Ｏピン、４
２ａ／ｂ，４４ａ／ｂ，４６は入力、４８，５０，５
２，５４，５６は出力、７８，８０はレジスタである。
ブロック図である。 【図２】 第１図のブロック図における種々の点の論理
信号を例示する真理値表である。 【図３】 第２図の真理値表のための凡例である。 【図４】 プリロードモード間で用いられる種々の信号
のタイミング図である。 【図５】 プログラミングモードおよび検証モード間の
種々の信号のタイミング図である。 【図６】 第１図で示される観測可能性バッファ２０の
略図である。 【符号の説明】 １０はプログラム可能アレイ論理装置、１２はプログラ
ム可能論理アレイ、１４はレジスタ対、１６はマルチプ
レクサ、１８は入力論理、３８，４０はＩ／Ｏピン、４
２ａ／ｂ，４４ａ／ｂ，４６は入力、４８，５０，５
２，５４，５６は出力、７８，８０はレジスタである。
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フロントページの続き
(72)発明者 カピール・シャンカー
アメリカ合衆国、カリフォルニア州、サ
ン・ホセ、ノース・キャピトル・アベニ
ュー、247、ナンバー・128−３
(56)参考文献 特開 昭56−79530（ＪＰ，Ａ)
特開 昭55−58627（ＪＰ，Ａ)
特公 昭48−44049（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/177
H03K 19/173
H03K 19/20
H03K 19/082
Claims (1)
- (57)【特許請求の範囲】 １．第１の入力信号と第２の入力信号と第３の入力信号
と第４の入力信号とに応答して、中間信号を生成する入
力段と、 前記入力段に結合され、前記入力段からの中間信号に応
答して出力信号を生成する第１の反転段と、 前記第１の反転段に結合され、前記第１の反転段の出力
信号に応答して反転出力信号を生成する第２の反転段と
を備え、 前記入力段は、コレクタと、前記コレクタの電位よりも
低い電位を供給するノードに結合されるエミッタと、ベ
ースとを有するＮＰＮトランジスタを有し、 前記第１の入力信号は順方向に接続される整流素子を介
して前記ＮＰＮトランジスタのベースに結合され、かつ
前記第２の入力信号は逆方向に接続される整流素子を介
して前記ＮＰＮトランジスタのベースに結合され、かつ
前記第３および第４の入力信号はＮＰＮトランジスタの
コレクタに結合されかつ前記中間信号は前記ＮＰＮトラ
ンジスタのコレクタから取出される、観測可能性バッフ
ァ。２． プログラム可能論理装置内のプログラム可能論理
アレイの出力に結合される内部レジスタの状態を外部で
観測可能とするための観測可能性信号を生成するため
の、前記プログラム可能論理装置内に設けられる観測可
能性信号生成回路であって、 活性化時前記内部レジスタを指定する第１の入力信号
と、活性化時前記プログラム可能論理アレイからの信号
を外部で観測可能とする 第２の入力信号とを受けるよう
に結合され、該受けた第１および第２の入力信号がとも
に活性状態のときかつそのときにのみ前記観測可能性信
号を活性状態として前記内部レジスタの信号を外部で観
測可能にするための第１の手段、第１および第２の論理値を有し、前記第１の論理値のと
き前記内部レジスタへの外部からの信号のプリロードを
指定する 第３の入力信号を受けるように結合され、該受
けた第３の入力信号が前記第１の論理値のときにはその
ときのみ前記第１および第２の入力信号の状態にかかわ
らず前記観測可能性信号を強制的に活性化するための第
２の手段、および第１および第２の論理値を有し、前記
第１の論理値のとき前記内部レジスタを介して前記プロ
グラム可能論理アレイの動作を外部で観測して検証する
モードを指定する第４の入力信号を受けるように結合さ
れ、該受けた第４の入力信号が前記第１の論理値のとき
にはそのときのみ前記観測可能性信号を前記第１および
第２の入力信号の状態にかかわらず強制的に活性化する
第３の手段を備え、前記第２および第３の手段はそれらの出力がワイヤード
接続される、 観測可能性信号生成回路。 ３．前記第１の手段は、 制御入力と、前記制御入力に与えられた信号に対応する
信号を出力する出力とを有する第１の反転増幅器と、 前記第１の反転増幅器の出力に結合される入力と、前記
観測可能性信号を出力する出力とを有する第２の反転増
幅器と、 前記第１および第２の入力信号がともに活性状態のとき
にのみ前記第１の反転増幅器の制御入力を活性化するた
めの活性化手段とを備え、 前記第２の手段は、 前記第３の入力信号を受けるように結合され、前記第３
の入力信号が前記第１の論理値のときにのみ前記第１お
よび第２の入力信号の状態にかかわらず前記第１の反転
増幅器の出力を強制的に非活性状態に設定する強制手段
を備える、請求項２記載の観測可能性信号生成回路。 ４．前記第３の手段は、前記第４の入力信号を受けるよ
うに結合され、前記第４の入力信号が前記第１の論理値
のときのみ前記第１および第２の入力信号の状態にかか
わらず前記第１の反転増幅器の出力を強制的に非活性状
態に設定する手段を備える、請求項３記載の観測可能性
信号生成回路。 ５．前記観測可能性信号を受けるように結合される制御
入力と、該制御入力に与えられた信号に対応する信号を
出力する出力とを有する第３の反転増幅器をさらに備え
る、請求項３記載の観測可能性信号生成回路。 ６．前記第１から第４の入力信号と異なる追加の入力信
号を受ける入力と、前記第３の入力信号を出力する第１
の出力と、前記第４の入力信号を出力する第２の出力と
を有し、前記第３および第４の入力信号が同時に前記第
１ の論理値とならないように前記第３および第４の入力
信号を出力する回路手段をさらに備える、請求項２記載
の観測可能性信号生成回路。 ７．前記内部レジスタと並列に、前記プログラム可能論
理アレイの出力信号を受けるように結合される出力レジ
スタと、 パッケージピン端子と、 前記観測可能性信号を受けるように結合され、前記パッ
ケージピン端子に前記観測可能性信号に応答して選択的
に前記内部レジスタおよび出力レジスタの出力の信号の
いずれかを与える手段をさらに備える、請求項６記載の
観測可能性信号生成回路。 ８．各々が活性状態および非活性状態を有する第１、第
２および第３の入力信号とともに用いて観測可能性信号
を生成するための回路であって、制御入力と、該制御入
力に与えられた信号に従った出力信号を出力する出力と
を有する第１の反転増幅器と、 前記第１の入力信号を受けるアノードと、前記第１の反
転増幅器の制御入力に結合されるカソードとを有する第
１のダイオードと、 前記第１のダイオードのカソードに結合されるアノード
と、前記第２の入力信号を受けるカソードとを有する第
２のダイオードと、 前記第１の反転増幅器の出力に結合される入力と、前記
観測可能性信号を出力する出力とを有する第２の反転増
幅器と、 前記第３の入力信号を受けるように結合され、前記第３
の入力信号が非活性状態のときにのみ、前記第１の反転
増幅器の制御入力の論理状態にかかわらず、前記第１の
反転増幅器の出力信号を強制的に非活性化する強制手段
を備える、回路。 ９．各々が高電圧状態と低電圧状態を有する第１、第
２、第３および第４の入力信号とともに用いて観測可能
性信号を生成するための回路であって、 ベース、コレクタおよびエミッタを有するＮＰＮトラン
ジスタ、 前記ＮＰＮトランジスタのコレクタと前記ＮＰＮトラン
ジスタのエミッタ電圧よりも高い電圧を与えるノードと
の間に結合されるプルアップ素子と、 前記第１の入力信号を受けるアノードと、前記ＮＰＮト
ランジスタのベースに結合されるカソードとを有する第
１のダイオードと、 前記第１のダイオードのカソードに結合されるアノード
と、前記第２の入力信号を受けるカソードとを有する第
２のダイオードと、 前記第３の入力信号を前記ＮＰＮトランジスタのコレク
タに伝達する第１の導態と、 前記第４の入力信号を前記ＮＰＮトランジスタのコレク
タに伝達する第２の導態と、 前記ＮＰＮトランジスタのコレクタに結合される入力
と、前記観測可能性信号を出力する出力とを有する反転
バッファとを備える、回路。
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