JP2562602B2 - 論理装置 - Google Patents

Description

【発明の詳細な説明】 関連の同時係属中の出願との相互参照 この出願に特に興味ある関連の、同時係属中の出願
は、オーム・アグラワル（Om Agrawal）他のための1985
年12月６日に出願され、この出願の譲受人に譲渡された
「観測可能内部状態を有するプログラム可能論理装置
（PROGRAMMABLE LOGIC DEVICE WITH OBSERVABLE INTERN
AL STATES）」と題される米国特許出願連続番号第806,1
58号の出願である。

発明の背景 発明の分野 この発明は一般にプログラム可能論理装置に関するも
のであり、かつより特定的には埋没状態レジスタを有す
るプログラム可能論理装置に関するものである。

関連技術の説明 プログラム可能アレイ論理（PAL）装置のようなプロ
グラム可能論理装置は、複雑な論理回路のための、融通
性がありかつ有効なコストの実現化をディジタル設計者
に提供する。プログラム可能アレイ論理装置に対する頭
辞語PALは、モノリシック・メモリ・インコーポレーテ
ッド（Monolithic Memory,Inc.）の登録商標である。典
型的なPALは、ANDゲートのヒューズプログラム可能アレ
イおよびORゲートの固定アレイを含む。いくつかのPAL
では、ORゲートの出力はI/Oピンに直接に結合され、か
つ他のPALではORゲートの出力がクロック可能Ｄ型また
はS/R型レジスタ内への入力である。

クロック可能レジスタを有するPALが、状態機械（状
態マシン：、以下、状態機械と称す）としてまたはそれ
らが時々呼ばれるシーケンサとして利用するのに理想的
である。状態機械は、機械の現在の状態、入力組合わせ
論理、および出力組合わせ論理をストアする多くのレジ
スタを含む。典型的には、入力組合わせ論理の出力は状
態レジスタ内でストアされるべき次の状態を決定し、か
つ状態レジスタにストアされた現在の状態は出力組合わ
せ論理への入力の一部を形成する。極めて頻繁に、出力
組合わせ論理の出力は入力組合わせ論理への入力として
フィードバックされる。

複雑な状態機械設計は、先行技術のPAL装置の限界を
押し拡げる。様々の実際の技術的かつ経済的理由のため
に、可能な限り小さいPAL装置パッケージを維持しかつ
パッケージに関連のピンの数を制限することが望まし
い。PAL装置の設計者は、パッケージの大きさを縮小す
る１つの方法は現在の状態の数をストアするのに用いら
れ得るいくつかの「埋没」状態レジスタ、およびI/Oピ
ンへデータを出力し得る別の出力レジスタを設けること
であることがわかった。I/Oピンを埋没状態レジスタに
割当てないことにより、装置を実現するのに所要のピン
の数が減じられる。

別の埋没状態レジスタおよび出力レジスタを有する上
記の先行技術のPAL設計に関する問題は、埋没状態レジ
スタの内容を観測することが困難であることである。こ
のような設計では、埋没状態レジスタの出力はI/Oピン
に現われる前に出力組合わせ論理および出力レジスタを
介してクロックされなければならない。この方法はいく
つかのクロックサイクルを必要とし、かつしたがって不
便でありかつ時間を浪費する。

上記の先行技術のPAL設計に関する他の問題は、前述
のごとく頻繁に出力組合せ論理の出力が入力組合せ論理
への入力としてフィードバックされるため、１つの組合
せ論理の出力段に設けられた埋没および出力レジスタの
所望のデータを格納してこれらの装置が全体として正常
に動作するか否かを検証するためのデバッキングの目的
のために埋没および出力レジスタに所望のデータをプリ
ロードすることが困難なことである。プリロード能力が
ないならば、装置に対する入力のシーケンスはPAL内で
所望の状態を達成するようにして所望のデータが埋没お
よび出力レジスタに格納されるように工夫されなければ
ならず、それはさらに不便でありかつ時間を浪費する方
法である。

発明の要約 この発明の目的は、埋没状態レジスタの内容が迅速に
かつ容易に観測され得るPAL回路を提供することであ
る。

この発明の他の目的は、埋没レジスタまたは出力レジ
スタを効率的にロードするためのPAL回路を提供するこ
とである。

要約すれば、この発明の論理装置は、プログラム可能
論理アレイ、埋没レジスタおよび出力レジスタを含む少
なくとも１個のレジスタ対、埋没レジスタおよび出力レ
ジスタの出力を共通のI/Oピンに結合するマルチプレク
サ、マルチプレクサを制御するための観測可能性バッフ
ァ、および埋没レジスタまたは出力レジスタを選択的に
プリロードするため二重クロックバッファを含む。

埋没レジスタおよび出力レジスタの内容は、装置の３
個の動作モード、すなわち論理モード、プリロードモー
ド、および検証モードで観測され得る。論理モードであ
るとき、埋没レジスタまたは出力レジスタのいずれかの
出力が、論理アレイにより発生された観測可能性積の項
の制御の下でI/Oピンに選択的に接続され得る。より特
定的には、論理モードでの通常の動作状態の下で、出力
レジスタはI/Oピンに選択的に接続され、かつ論理モー
ドでのデバッグ動作状態の下では、埋没レジスタはI/O
ピンに多重化される。プリロードモードのときには、観
測可能性積の項は不能化されて無視され、二重クロック
バッファの制御の下でI/Oピンから埋没レジスタまたは
出力レジスタのいずれかへデータがクロック信号と同期
的に入力される。検証モードにおいては、観測可能性積
の項は不能化されて無視され、一方論理アレイは積の項
の出力が可能化されて演算結果を示す積の項を出力し、
この論理アレイからの積の項が埋没レジスタおよび出力
レジスタへクロック信号に同期して入力されて次いでI/
Oピンに選択的に伝達される。

この発明の利点は、埋没レジスタおよび出力レジスタ
が同じI/Oピンを共有し、それが、埋没レジスタの内容
が迅速にかつ容易に観測され、一方ピン数およびパッケ
ージの大きさを最小にすることができる。

この発明の他の利点は、埋没レジスタおよび出力レジ
スタがユーザ制御の下でその共有された共通I/Oピンか
らプリロードされ得ることである。

この発明の他の利点は、装置がその検証モードである
とき、論理アレイからの積の項がレジスタ対を介して観
測され得ることである。

この発明の他の目的、特徴および利点は、以下の詳細
な説明および添付の図面に鑑み明らかになり、そこでは
同じ参照符号が図面を通じて同じ特徴を表わす。

発明の詳細な説明 この発明を実施するために発明者により現在企図され
ている最良のモードを例示する、この発明の特定の実施
例が今から詳細に参照される。代わりの実施例もまた、
応用可能なものとして簡単に述べられる。

第１図を参照すると、プログラム可能アレイ論理（PA
L）装置10はプログラム可能論理アレイ12、レジスタ対1
4、マルチプレクサ16、入力論理18、観測可能性バッフ
ァ20、および二重クロックバッファ22を含む。バッファ
24および26のような多くの入力バッファ、バッファ28お
よび30のような多くの出力バッファ、ならびに32および
34で示されるような多くのデータセンス増幅器が論理ア
レイ12に関連する。論理装置10に対する外部入力および
出力は、ピン１、２、５、および11ならびに入力ピン36
およびI/Oピン38と40を含む。

論理アレイ12は好ましくは、ヒューズプログラム可能
ANDアレイ、ならびに入力42a/bおよび44a/bのような複
数個のアレイ入力、制御入力46のような複数個の制御入
力、および出力48、50、52、54および56のような複数個
のアレイ出力を有する固定ORアレイである。代わりにま
たは付加的に、論理アレイ12はヒューズプログラム可能
ORアレイを含み得る。論理アレイ12の製造および利用は
当業者に周知であり、かつここでは詳細に述べられな
い。PALアーキテクチャを述べる良い引用文は、カリフ
ォルニア州サニーヴェイルのアドバンスト・マイクロ・
ディバイシズ・インコーポレーテッド（Advanced Micro
Devices,Inc.）により出版された「プログラム可能ア
レイ論理ハンドブック（Programmable Array Logic Han
dbook）」である。

入力バッファ24は、入力ピン36をアレイ入力ライン42
aおよび42bに結合する。より特定的には、入力ピン36は
第１のインバータ58の入力に結合され、その出力はアレ
イ入力42b、および出力がアレイ入力42aに結合された第
２のインバータ60の入力に結合される。このように、ピ
ン36に与えられた信号は入力42a上で発生され、かつそ
の反転は入力42b上で発生される。類似の態様では、ピ
ン38に与えられた信号は入力44a上に信号をかつ入力44b
上に反転信号を発生する。ここで、ピン38は、本実施例
においては信号を入力するピンとして作用するが、この
ピン38はまだ別の用途においては図示しない経路を介し
て必要とされる信号を出力するように構成されてもよ
く、図面においてはピン38はI/Oピンとして示される。

アレイ出力48および50は、ライン62上に同期プリセッ
ト（SP）信号をかつライン64上に非同期リセット（AR）
信号を生じるように、インバータ28および30によりそれ
ぞれ反転される。データセンス増幅器32は、ライン70上
にデータ（Ｄ）信号をかつライン72上に反転データ信号
（ID）を生じる第１のインバータ66および第２のインバ
ータ68を含む。同様に、データセンス増幅器34はライン
74上にデータ信号（Ｄ）を、かつライン76上に反転デー
タ信号（ID）を生じる。

レジスタ対14は、埋没レジスタ78および出力レジスタ
80を含む。埋没レジスタ78および出力レジスタ80の両方
は、プリロード可能化入力（Ｐ）、反転データ入力（I
D）、データ入力（Ｄ）、非同期リセット入力（AR）、
同期プリセット入力（SP）、プリロードデータ入力（P
D）、およびクロック入力（CI）を含む。埋没レジスタ7
8はデータ出力QBを有し、かつ出力レジスタ80はデータ
出力Ｑを有する。非同期リセット入力（AR）は埋没レジ
スタ78および出力レジスタ80をクロック信号と非同期で
同時にその記憶内容をリセットし、また同期プリセット
入力（SP）はこれらのレジスタ78および80にクロック信
号に同期して同時に論理アレイ12からの出力信号をプリ
セットする。データ入力（ID,D）は、論理アレイからの
出力信号を受け、プリロードデータ入力（PD）は後に詳
細に説明するように、共通入出力ポートとしての共通I/
Oピン40に与えられたデータを入力する。

埋没レジスタ78は、そのIDおよびＤ入力がライン76お
よび74にそれぞれ結合され、かつそのARおよびSP入力が
ライン64および62にそれぞれ結合される。出力レジスタ
80は、そのIDおよびＤ入力がライン72および70にそれぞ
れ結合され、かつそのARおよびSP入力がライン64および
62にそれぞれ結合される。埋没レジスタ78および出力レ
ジスタ80のＰ入力は両方ともライン82に結合され、かつ
それらのPD入力はライン84によりI/Oピン40に結合され
る。

マルチプレクサ16は、出力レジスタ80のＱ出力に結合
されたＱ入力、および埋没レジスタ78のQB出力に結合さ
れたQB入力を有する。マルチプレクサ16はまた、IOBS選
択入力がライン86に結合され、かつOBS選択入力がライ
ン88に結合される。IOBSおよびOBS選択入力は、データ
入力ＱおよびQBのいずれがライン84、かつしたがってI/
Oピン40に選択的に結合されるかを決定する。

入力論理18は、ツェナー化された（zenered）バッフ
ァ90、ツェナー化されたインバータ92、ツェナー化され
たNORゲート94、ツェナー化されたORゲート96、ツェナ
ー化されたインバータ98、ならびに１対のNANDゲート10
0および102を含む。ツェナー化されたゲート90ないし98
の各々は、入力論理レベルLO、HI、およびZHIを有しか
つ出力論理レベルがHIおよびLOである３値入力２値出力
論理装置である。この装置のTTL実現化例では、LO入力
はわずかに0.8ボルトであり、HI入力は2.0ボルトであ
り、かつZHI入力は公称上11ボルトである。ツェナー化
されたゲート90ないし98の出力はLOまたはHIのいずれか
である内部論理レベルを有するが、論理ZHIのみがツェ
ナー化されたゲートに対する論理ハイの入力として認め
られる（LOおよびHI入力は、論理ローの入力と見なされ
る。したがって、ZHIをツェナー化されたバッファ90の
入力に与えることにより、ライン82上に内部論理レベル
HIが生じ、またLOまたはHIをツェナー化されたバッファ
90の入力に与えることにより、ライン82上に内部論理レ
ベルLOが生じられる。論理装置10のゲートの残りのもの
はツェナー化されず、したがって論理LOおよびHIの入力
信号のみに応答してLOおよびHI論理信号のみを発生す
る。

ピン２は、ツェナー化されたバッファ90、ツェナー化
されたインバータ92、およびツェナー化されたNORゲー
ト94の入力に接続されたライン104に結合される。ツェ
ナー化されたバッファ90はライン82上にプリロード可能
化信号（PRELOAD）を発生し、ツェナー化されたインバ
ータ92はライン105上に反転されたプリロード可能化信
号（IPREEN）を発生し、かつツェナー化されたNORゲー
ト94はライン106上に観測可能性不能化（OBSD）信号を
発生する。

ピン１は、二重クロックバッファ22、ツェナー化され
たNORゲート94、およびツェナー化されたORゲート96に
結合されたライン108に接続される。この装置のプログ
ラムモード間以外では、ピン１は外部クロック入力ピン
として用いられ、かつライン108上にCLOCK信号を発生す
る。ライン108上のCLOCK信号は一般に、装置10のための
マスタクロックであると考えられ得る。

ピン11は、ライン115によりツェナー化されたNORゲー
ト94の入力に、かつツェナー化されたORゲート96の入力
に結合される。ツェナー化されたORゲート96は、論理ア
レイ12ならびにNANDゲート100および102への入力である
ライン46上にプログラミングおよび検証（PVCC）信号を
発生する。

ピン５は、ツェナー化されたインバータ98内へのかつ
NANDゲート100への入力であるライン112に結合される。
ライン114上のNANDゲート100の出力は、信号I5としての
NANDゲート102への入力である。ツェナー化されたイン
バータ98はライン116上にプリロード間の観測信号（IOB
SPRE）を発生し、かつNANDゲート102はライン118上に検
証間の観測（IOBSVER）信号を発生する。

観測可能性バッファ20は、ANDゲート120およびORゲー
ト122を含む。ANDゲート120は、論理アレイ12のライン5
6および入力論理18のライン106に結合される。ANDゲー
ト120の出力は、ORゲート122への反転されていない入力
であるライン124上に発生される。ORゲート122は、入力
論理18のライン116および118に結合された１対の反転さ
れた入力と、ライン86上の反転された出力と、ライン88
上の反転されていない出力とを有する。ライン88上の信
号は観測信号（OBS）であり、かつライン86上の信号は
反転観測信号（IOBS）である。

クロックバッファ22は、１対のANDゲート126および12
8、ならびに１対のORゲート130および132を含む。ANDゲ
ート126および128の反転された入力はライン105に結合
され、かつANDゲート126および128への反転されていな
い入力はライン86および88にそれぞれ結合される。ライ
ン134および136上のANDゲート126および128の出力はそ
れぞれ、ORゲート130および132への入力である。ORゲー
ト130および132への反転された入力は、ライン108に結
合される。ORゲート130はライン138上に埋没レジスタク
ロック信号（CPB）を発生し、かつORゲート132はライン
140上に出力レジスタクロック信号（CPO）を発生する。
ライン138は埋没レジスタ78のクロック入力に結合さ
れ、かつライン140は出力レジスタ80のクロック入力に
結合される。

上記のように、論理装置10は３個の入力論理レベル、
すなわちLO、HI、およびZHIで動作する。論理装置10は
動作の４個のモード、すなわち論理モード、プリロード
モード、検証モード、およびプログラムモードを有す
る。これらの４個のモードのうち、最初の３個はレジス
タ対14の内容の観測に関連し、かつプログラムモードは
論理アレイ12をプラグラミングするのに用いられる。動
作の４個のモードは１つずつ順次述べられ、各モードの
説明は観測可能性モードで始まり、かつプログラミング
モードで終わる。

論理モード 論理装置10の動作の論理モードは、第１図、第2A図、
および第2B図を参照して述べられる。第2A図は、論理装
置10で発見された種々の入力、出力および内部信号に対
する真理値表であり、かつ第2B図は第2A図に対する凡例
である。第１図における文字ＡないしＰは、第2A図の文
字ＡないしＰに対応する。

論理モードのときには、ライン56上にユーザ制御の下
でOBSPT信号を発生することにより出力レジスタ80また
は埋没状態レジスタ78のいずれかのデータが外部で観測
され得る。出力レジスタ80のデータを観測するために、
ライン56上のOBSPT信号はLOでなければならず、かつ埋
没状態レジスタ78のデータを観測するためにライン56上
のOBSPTはHIでなければならない。OBSPTは、論理アレイ
12内で種々の入力36および38から発生される。

論理モードであるとき、ピン１、２、５または11のい
ずれもツェナー化されていない。したがって、ライン82
上のPRELOAD信号はLOであり、ライン105上のIPREEN信号
はHIであり、ライン106上のOBSD信号はHIであり、ライ
ン116上のIOBSPRE信号ＤはHIであり、かつライン118上
のIOBSVER信号はHIである。埋没レジスタ78および出力
レジスタ80のライン82に結合されるプリロード可能化入
力（Ｐ）がPRELOAD信号により可能化されないので、レ
ジスタ対14に含まれるレジスタ78および80はそれぞれ、
クロック入力CIに与えられる信号に同期してデータ入力
ＤおよびIDに与えられた信号を入力する標準のセット／
リセット（SR）またはＤ型レジスタとして動作する。

ライン105上のIPREEN信号がHIであるので、ANDゲート
126のＬおよびANDゲート128のＭでの出力信号はそれぞ
れLOである。したがって、ライン108上のCLOCK信号はOR
ゲート130および132により反転され、かつクロック信号
CPBおよびCPOとしてそれぞれライン138および140上の出
力となる。論理モードであるとき、クロック信号CPBお
よびCPOは同期され、かつ本質的にはCLOCK信号の反転さ
れたイメージであることが注目されるべきである。それ
ゆえに、埋没レジスタ78および出力レジスタ80は論理モ
ードの間、ともにクロックされ、かつ装置10はあたかも
１個のクロックを有するのみであるかのように動作す
る。

クロックサイクルごとに、埋没レジスタ78および出力
レジスタ80は、それぞれデータセンス増幅器34および32
の出力からのデータをクロック信号に同期して入力す
る。レジスタ78および80内にクロックされたデータは、
短い内部遅延の後、出力QBおよびＱにそれぞれ現われ
る。

マルチプレクサ16は、ライン86および88上のIOBSおよ
びOBS信号の制御の下で出力レジスタ80のＱ出力または
埋没レジスタ78のQB出力のいずれかをライン84に結合す
る。ライン106上のOBSD信号、ライン116上のIOBSPRE信
号、およびライン118上のIOBSVER信号はすべてHIである
ので、ライン88上のOBS信号はライン56上のOBSPT信号と
本質的に同じである。ライン88上のOBSがHIでありかつ
ライン86上のIOBSがLOであるとき、QBはライン84に選択
的に結合され、かつ反転の場合Ｑはライン84に選択的に
結合される。このように、論理モードであるとき、ライ
ン56上の論理HI信号は埋没レジスタ78の内容を観測を許
可し、またライン56上の論理LO信号は出力レジスタ80の
観測を許可する。

プリロードモード さらに第１図、第2A図、および第2B図を参照すると、
埋没レジスタ78および出力レジスタ80をプリロードする
ために、ピン２はZHI論理レベルまで高められ、それに
よりライン82上のPRELOAD信号はHIになり、ライン105上
のIPREEN信号はLOになり、かつライン106上のOBSD信号
はLOになるようにされる。ライン82上のHIは、埋没レジ
スタ78および出力レジスタ80のプリロード可能化入力Ｐ
を可能化する。ライン82上のHIはさらにマルチプレクサ
16を不能化し、それによってライン84上のその出力が、
反転された可能化入力ENを介して出力ハイインピーダン
ス状態にされる。ライン105上のLO論理レベルIPREEN信
号はANDゲート126および128を可能化し、かつライン106
上のLO論理レベルOBSD信号はANDゲート120を不能化し、
それによってライン124上の信号レベルがLOになるよう
にされる。

もしピン５上の入力信号がLOまたはHIであるならば、
ライン116上の信号IOBSPREはライン118上のIOBSVER信号
のようにHIになる。ライン124上の信号レベルはLOであ
りかつライン116および118上の信号はHIであるので、ラ
イン88上のOBS信号はLOになり、かつライン86上のIOBS
信号はHIになる。

さらに、ライン86および88はまたクロックバッファ22
への入力であるので、IOBSに対するHI信号およびOBSに
対するLO信号はANDゲート126を可能化し、かつANDゲー
ト128を不能化する。ライン105上のIPREEN信号はLOであ
るので、ANDゲート126の出力はHIであり、かつライン13
6上のANDゲート128の出力はLOである。したがって、ラ
イン138上のCPB信号は常にHIとなり、またライン140上
の信号CPOはライン108上のCLOCK信号の反転信号とな
る。結果として、ピン２がZHIレベルでありかつピン５
がLOまたはHIレベルであるとき、出力レジスタ80のみが
クロック入力CIに与えられる信号に同期して動作し、そ
のプリロードデータ入力PDに与えられるデータを入力す
ることが可能化され、かつ出力レジスタ80のみがライン
84を介してプリロードされる。

もし、ピン２が依然ZHIレベルにある間に、ピン５がZ
HIまで高くされるならば、ライン116上のIOBSPREはLOに
強いられ、応じてライン88上のOBSをHIに、かつライン8
6上のIOBSをLOに強いる。前記のように、プリロードサ
イクルの間マルチプレクサ16は不能化され、かつライン
84上のその出力はハイインピーダンス状態になる。さら
に、ライン88および86上のOBSおよびIOBS信号はそれぞ
れ、ANDゲート126を不能化し、かつANDゲート128を可能
化する。このように、OBSがHIでありかつIOBSがLOであ
るとき、ライン140上のCPOは、ライン138上のCPBが本質
的にライン108上のクロック信号の反転である間HIであ
る。結果として、埋没レジスタ78のみがクロックされ、
かつこうして埋没レジスタ78のみがライン84からのデー
タをプリロードする。

クロックバッファ22は論理モードよりもプリロードモ
ードにおいて異なるように動作することに注目すること
が重要である。前記のように、論理モードではCPBおよ
びCPOは本質的に同じクロック信号であった。しかしな
がら、プリロードモードではクロック信号CPBおよびCPO
のうちの１個のみがピン５に与えられた入力信号の制御
の下に活性化される。

プリロード波形は、第３図を参照して述べられる。時
間遅延または期間はtDで示され、かつ必ずしも一定の割
合ではない。第１の期間300の間、ピン５は、もし埋没
状態レジスタがプリロードされるべきであるならばZHI
まで高められ、かつもし出力レジスタがロードされるべ
きであるならばHIまたはLOになる。期間302間では、ピ
ン２は埋没レジスタ78および出力レジスタ80をプリロー
ドしかつ可能化するようにZHIまで高められる。期間304
における時間遅延の後、プリロードデータは期間306の
間、選択されたレジスタ内にクロックされる。時間遅延
期間308および310の後、ピン２上のZHI論理レベルは除
去されかつプリロードサイクルが完了される。

検証モード 検証モードは、論理アレイ12内にストアされた積の項
を検証するのに用いられ得る。すべての積の項は埋没レ
ジスタ78または出力レジスタ80のいずれかに入力される
ので、レジスタ内に所望の積の項をクロック信号に同期
して入力し、かつそれからそのレジスタの内容を観測す
ることが必要である。

検証モードに入るために、ピン11はZHIレベルに強制
され、応じてライン106上のOBSDをLOに、かつライン46
上のPVCCをHIに強制する。ライン46上のHI論理レベルPV
CC信号は、個々に選択された積の項がアレイ出力52およ
び54上で発生されるように論理アレイ内で適当なゲート
を可能化するための論理アレイ12への入力である。HI論
理レベルPVCC信号はまた、HANDゲート100および102内へ
の入力である。以前のように、ライン106上のLO論理レ
ベルOBSD信号は、ANDゲート120に、ライン124上にLO論
理レベル信号を強いて出力させる。

ピン５は、観測するために埋没レジスタ78の出力QBま
たはレジスタ80の出力Ｑのいずれかを選択するのに用い
られる。ピン５がLOであるとき、ライン114上の信号I5
はHIでありかつライン118上の信号IOBSVERはLOである。
これは、順に、ライン88上のOBSをHIに、かつライン86
上のIOBSをLOにさせる。ライン105上のIPREENがHIであ
るので、ライン138上のCPBおよびライン140上のCPOは本
質的にライン108上のCLOCK信号の反転である。このよう
に、論理アレイ12からの個々に選択された積の項は、CL
OCKパルス上で埋没レジスタ78および出力レジスタ80内
にロードされる。ライン88上のOBSがHIである状態で、
マルチプレクサ16はライン84上の出力に対して入力QBを
選択する。

ピン５がHIであるとき、ライン114上の信号I5はLOに
強制され、かつライン118上のIOBSVERはHIに強制され
る。ライン124上の信号はLOであり、ライン116上のIOBS
PREはHIであり、かつライン118上のIOBSVERはHIである
ので、ORゲート122はライン88上のOBS信号をLOレベル
に、かつライン86上のIOBSをHIレベルに強制する。再
度、論理アレイからの個々に選択された積の項がCLOCK
パルスに同期して埋没レジスタ78および出力レジスタ80
内に入力される。しかしながら、マルチプレクサ16は、
ピン５がHIに強制されるときライン84上の出力に対して
入力Ｑを選択するようにされる。

さて第４図を参照すると、検証波形が述べられる。以
前のように、tDは時間遅延または期間を表わし、かつ必
ずしも図面では一定の割合で描かれていない。期間410
で始まるとき、ピン11は装置10をその検証モード内に強
いるようにZHIレベルにある。期間410における時間遅延
の後、CLOCK信号は論理アレイ12からの個々に選択され
た積の項が埋没レジスタ78および出力レジスタ80内にク
ロック信号に同期して入力され得るようにピン１に与え
られる。ピン40でのデータ出力は、期間412が終わった
後安定する。

プログラミングモード さて第１図および第４図を参照すると、プラグラミン
グモードに入るために、CLOCK信号がもしあるならばピ
ン１から除去され、かつZHI信号がピン１に与えられ
る。ライン108上のZHIレベル信号はライン106上のOBSD
をLOになるように強制し、それによってライン124上の
信号もまたLOになりかつライン46上のPVCC信号はHIにな
るようにされる。論理アレイ12内の制御論理は、論理ア
レイ12内の個々に選択された積の項がプログラミングさ
れ得るように、ライン46上のHIレベルPVCC信号により活
性化される。

より特定的に第４図の波形を参照すると、安定期間40
0の後、ピン１は期間402の間ZHIまで高められる。期間4
04の間、列アドレスが種々の入力ピンに与えられ、かつ
プログラミング電圧VOPが装置10に与えられる。期間406
の間、ピン11は選択された積の項の適当なヒューズを飛
ばすようにZHIまで高められる。装置10はこの実現化例
では、飛ばされたヒューズは、適当な出力ピン上で論理
LOとして検証される。

第５図を参照すると、観測可能性バッファ20′が、多
くのバイポーラNPNトランジスタ510、512、514、516、5
18、520、および522、多くのダイオード（整流器）52
4、526、528、530、および532、ならびに多くの抵抗器5
34、536、538、540、542、544、546、および548を含
む。ヒューズ550は、論理アレイ12（図示せず）内でヒ
ューズを平衡させるように設けられる。

論理モードであるとき、OBSD、IOBSPRE、およびIOBSV
ERはすべてHIであり、かつライン56上のOBSPT信号は観
測可能性バッファ20′の出力を制御する。OBSPTがLOで
あるとき、トランジスタ510のベースはLOになり、それ
によってトランジスタ510がオフになる。これは、トラ
ンジスタ512のベースをHIに強制し、それによってトラ
ンジスタ512が導通し、かつそれによってトランジスタ5
14をオフにしかつトランジスタ516をオンにする。これ
により、ライン88上のOBS信号がLOになり、ライン86上
のIOBS信号をHIまで高めるようにトランジスタ518をオ
フにし、トランジスタ520をオンにし、かつトランジス
タ522をオフにする。

論理モードであるとき、かつOBSPTがHIであるとき、
トランジスタ510はオンにされ、トランジスタ512のベー
スをLO信号レベルに強制する。これにより、トランジス
タ512がオフにされ、トランジスタ514がオンにされ、か
つトランジスタ516がオフにされ、それによってライン8
8上のOBS信号がHIになる。トランジスタ518のベースは
ダイオード530によりライン88に結合され、かつそれゆ
えにまたHI論理レベルでもあり、トランジスタ518およ
び522をオンにし、その結果ライン86上のIOBS信号がLO
になる。

プリロードモードでは、ライン106上のOBSD信号がLO
であり、それはトランジスタ510のベースをLO論理レベ
ルまで下げ、トランジスタ510をオフにする。その結
果、ライン56上のOBSPT信号が不能化される。プリロー
ドモードでは、ライン118上のIOBSVER信号が常にHIであ
るので、116上のIOBSPRE信号は観測可能性バッファ20′
の出力を制御する。ライン116上のIOBSPRE信号がHIであ
るとき、トランジスタ512がオンにされ、トランジスタ5
14をオフにしかつトランジスタ516をオンにする。ライ
ン88上のOBS信号はそれゆえに、IOBSPRE信号116がHIで
あるときLOになる。ライン86上のIOBS信号は、トランジ
スタ518および522がオフになりかつトランジスタ520が
オンになるために、ライン88上でOBS信号の反転（すな
わちHI）になる。ライン116上のIOBSPRE信号がLOである
とき、トランジスタ512のベースはLOに引かれ、トラン
ジスタ512をオフにし、これにより、トランジスタ514を
オンにしかつトランジスタ516をオフにし、それによっ
てライン88上のOBS信号がHIなりかつライン86上のIOBS
信号がLOになるようにされる。

検証モードでは、ライン106上のOBSD信号はLOであ
り、それはトランジスタ510がオフでありかつライン56
上のOBSPT信号が不能化されることを確実にする。ライ
ン116上のIOBSPRE信号が常にHIであるので、ライン118
上のIOBSVER信号は観測可能性バッファ20′の出力を制
御する。ライン118上のIOBSVER信号は、ライン116上のI
OBSPRE信号がプリロードモードの間観測可能性バッファ
20′を制御するのと同じ態様で、検証モードの間観測可
能性バッファ20′を制御する。

観測可能性バッファ20′は３段、すなわち入力段55
2、第１の反転段554、および第２の反転段556からなる
と考えられ得る。入力段552は第１の入力信号OBSPT、第
２の入力信号OBSD、第３の入力信号IOBSPRE、および第
４の入力信号IOBSVERに応答し、かつライン558上に中間
信号を発生するように動作する。事実上、トランジスタ
510ならびにダイオード524および526はOBSPTおよびOBSD
信号上に論理NAND動作を行なうように協働し、かつライ
ン558はトランジスタ510のコレクタ上の信号のための、
かつIOBSPREおよびIOBSVER信号のためのハードワイヤー
ドANDとしての働きをする。第１の反転段554および第２
の反転段556は実質的に同じであり、かつダイオード530
によりともに結合される。

第１図の観測可能性バッファ20の論理ゲートは第５図
の観測可能性バッファ20′の３段で実施された論理とわ
ずかに異なることが、注目されるべきである。これは、
第2A図の真理値表で示される結果を生じ得る観測可能性
バッファに対して多くの可能な論理ゲート組合わせが存
在する例としての働きをする。埋没レジスタおよび出力
レジスタは従来の装置との対応を明確にするために用い
られているが、これらのレジスタの機能は本発明におい
ては等価となることは注目されるべきである。

この発明の好ましい実施例の上の説明は、例示と説明
の目的のために与えられた。余すところではないもので
はなく、かつ開示された正確な形式にこの発明を限定す
るものでもないことが意図されている。明らかに、多く
の修正および変更が当業者に明らかである。この発明は
MOSまたはバイポーラ方法における多くの製作技術にお
いて実施され得ることが可能である。同様に、開示され
た任意の方法段階は同じ結果を達成するために他の段階
と置換可能になる。この発明の原理およびその実際の応
用を最良に説明するために実施例が選択されかつ述べら
れ、それによって当業者が、企図された特定の用途に合
う様々な実施例に対してかつ様々な修正とともにこの発
明を理解することを可能にする。この発明の範囲は前掲
の特許請求の範囲およびその均等物により規定されるこ
とが、意図されている。

【図面の簡単な説明】

第１図は、この発明に従ったプログラム可能論理装置の
ブロック図である。 第2A図は、第１図のブロック図における種々の点の論理
信号を例示する真理値表である。 第2B図は、第2A図の真理値表のための凡例である。 第３図は、プリロードモード間で用いられる種々の信号
のタイミング図である。 第４図は、プログラミングモードおよび検証モード間の
種々の信号のタイミング図である。 第５図は、第１図で示される観測可能性バッファ20の略
図である。 図において、10はプログラム可能アレイ論理装置、12は
プログラム可能論理アレイ、14はレジスタ対、16はマル
チプレクサ、18は入力論理、38,40はI/Oピン、42a/b,42
a/b,46は入力、48,50,52,54,56は出力、78,80はレジス
タである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カピール・シャンカー アメリカ合衆国、カリフォルニア州、サ ン・ホセ ノース・キャピトル・アベニ ュー、247、ナンバー・128−３ (56)参考文献 特開 昭60−95370（ＪＰ，Ａ) 特開 昭53−54936（ＪＰ，Ａ) 特開 昭62−114327（ＪＰ，Ａ) 特開 昭62−144416（ＪＰ，Ａ) 特開 昭62−39913（ＪＰ，Ａ) 特開 昭54−83341（ＪＰ，Ａ) 特開 昭61−180331（ＪＰ，Ａ)

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】複数個の入力および複数個の出力を有する
   プログラム可能論理手段と、 前記プログラム可能論理手段の前記複数の出力のうちの
   第１の出力に結合される入力を有する第１のレジスタ
   と、前記プログラム可能論理手段の複数の出力のうちの
   第２の出力に結合される入力を有する第２のレジスタと
   を含むレジスタ対手段とを備え、前記第１のレジスタお
   よび前記第２のレジスタはさらに第１の出力手段および
   第２の出力手段をそれぞれ有し、さらに マルチプレクサ制御入力に与えられるマルチプレクサ制
   御信号に応答して前記第１および前記第２の出力手段の
   うちの一方を共通入出力ポートに選択的に結合するため
   のマルチプレクサ手段を含むレジスタ選択手段を備え
   る、論理装置。
2. 【請求項２】前記第１のレジスタおよび前記第２のレジ
   スタの各々は、前記共通入出力ポートに結合され、プリ
   ロード動作時前記入出力ポートに与えられるデータを入
   力するためのプリロードデータ入力を含む、特許請求の
   範囲第１項記載の論理装置。
3. 【請求項３】前記第１のレジスタおよび前記第２のレジ
   スタの各々は、データのプリロードを指示するプリロー
   ド可能化信号を受けるように結合されるプリロード可能
   化入力を含み、前記プリロード可能化信号の発生時前記
   プリロードデータ入力へ与えられたデータを入力する動
   作が可能化される、特許請求の範囲第２項記載の論理装
   置。
4. 【請求項４】前記第１および第２のレジスタに対するデ
   ータ入出力タイミングを規定するマスタクロック信号に
   従って、前記プリロード可能化信号の発生により活性化
   されるとき、前記第１のレジスタに対して第１のクロッ
   ク信号を、かつ前記第２のレジスタ対して第２のクロッ
   ク信号を択一的に発生するためのクロックバッファをさ
   らに含む、特許請求の範囲第２項記載の論理装置。
5. 【請求項５】前記第１のクロック信号および前記第２の
   クロック信号は前記プリロード可能化信号のない場合互
   いに同期して前記マスタクロック信号に従って発生さ
   れ、これにより前記第１および第２のレジスタは前記マ
   スタクロック信号に従って前記プログラム可能論理手段
   に結合される入力に与えられたデータを入力する、特許
   請求の範囲第４項記載の論理装置。
6. 【請求項６】前記マルチプレクサ手段が、前記マルチプ
   レクサ制御信号に応答して前記第１の出力手段および前
   記第２の出力手段のうちの一方を前記共通入出力ポート
   に結合するマルチプレクサと、バッファ制御信号に応答
   して前記マルチプレクサ制御信号を発生するバッファ手
   段とを含む、特許請求の範囲第１項記載の論理装置。
7. 【請求項７】前記バッファ制御信号は前記プログラム可
   能論理手段から発生される、特許請求の範囲第６項記載
   の論理装置。
8. 【請求項８】複数個のアレイ入力および複数個のアレイ
   出力を有するプログラム可能可能アレイ手段と、 埋没レジスタおよび出力レジスタを含む少なくとも１個
   のレジスタ対とを含み、前記埋没レジスタはその入力が
   前記アレイ出力の少なくとも１個に結合され、かつ前記
   出力レジスタはその入力が前記アレイ出力の別の少なく
   とも１個に結合され、かつ前記埋没レジスタおよび出力
   レジスタは並列に前記アレイからの出力をそれぞれの入
   力に受け、さらに 前記埋没レジスタの出力および前記出力レジスタの出力
   を共通入出力ポートに選択的に結合するためのマルチプ
   レクサ手段と、 前記プログラム可能アレイ手段のアレイ出力のうちの１
   つに発生される観測可能性積の項に応答して前記マルチ
   プレクサ手段を制御する少なくとも１個のマルチプレク
   サ制御信号を発生する観測可能性バッファを含むレジス
   タ選択手段とを含み、前記少なくとも１個のマルチプレ
   クサ制御信号により、前記埋没レジスタおよび前記出力
   レジスタの一方の出力が前記共通入出力ポートに選択的
   に結合される、論理装置。
9. 【請求項９】前記レジスタ選択手段は、前記観測可能性
   バッファに対する前記観測可能性積の項の影響を不能化
   する外部から与えられる信号と、外部から与えられるプ
   リロード可能化信号とに応答して前記少なくとも１個の
   マルチプレクサ制御信号を発生する手段を含む、特許請
   求の範囲第８項記載の論理装置。
10. 【請求項１０】前記レジスタ選択手段は、前記観測可能
    性バッファに対する前記観測可能性積の項の影響を不能
    化するための外部から与えられる信号と、前記埋没レジ
    スタおよび出力レジスタの一方を指定する情報を含む外
    部から与えられる信号とにさらに応答して前記マルチプ
    レクサ制御信号を発生する手段を含む、特許請求の範囲
    第８項記載の論理装置。
11. 【請求項１１】少なくとも１個のプリロード可能化信号
    に応答して前記プログラム可能アレイ手段の出力と別の
    経路から与えられるデータを前記レジスタ対へ選択的に
    プリロードするためのプリロード制御手段をさらに含
    む、特許請求の範囲第８項記載の論理装置。
12. 【請求項１２】前記プリロード可能化信号に応答して前
    記レジスタ対のうちの一方へ前記共通入出力ポートから
    のデータをプリロードするためのプリロード制御手段を
    さらに含む、特許請求の範囲第９項記載の論理装置。
13. 【請求項１３】前記プリロード制御手段が、さらにマス
    タクロック入力に応答して前記埋没レジスタに対するク
    ロックおよび前記出力レジスタに対するクロックを発生
    する手段を含み、該クロック発生手段は、前記プリロー
    ド可能化信号の発生時前記埋没レジスタおよび前記出力
    レジスタの一方のみへ前記マルチプレクサ制御信号に従
    って選択的にクロックを与えて前記共通入出力ポートか
    らのデータをプリロードするための手段を含む、特許請
    求の範囲第12項記載の論理装置。
14. 【請求項１４】複数個のアレイ入力および複数個のアレ
    イ出力を有するプログラム可能論理手段と、 少なくとも１個の入力が前記論理手段のアレイ出力に結
    合される埋没レジスタと、 少なくとも１個の入力が前記論理手段の別のアレイ出力
    に結合される出力レジスタと、 マルチプレクサ制御信号に応答して前記埋没レジスタお
    よび前記出力レジスタの出力を共通I/Oピンに選択的に
    結合するためのマルチプレクサと、 観測可能性信号に応答して前記マルチプレクサ制御信号
    を発生して前記マルチプレクサへ与える観測可能性バッ
    ファとを含む、プログラム可能アレイ論理装置。
15. 【請求項１５】マスタクロック信号に応答して前記埋没
    レジスタへ与えられる埋没レジスタクロック信号および
    前記出力レジスタへ与えられる出力レジスタクロック信
    号を発生するクロックバッファをさらに含む、特許請求
    の範囲第14項記載のプログラム可能論理装置。
16. 【請求項１６】前記埋没レジスタおよび前記出力レジス
    タの各々は前記共通I/Oピンに結合されるプリロードデ
    ータ入力をさらに有し、かつ前記クロックバッファは、
    前記共通I/Oピンに与えられたデータを前記埋没レジス
    タおよび前記出力レジスタへ選択的にプリロードするた
    めの動作を可能化するプリロード可能化信号に応答し
    て、前記埋没レジスタクロック信号または前記出力レジ
    スタクロック信号のいずれかを選択的に不能化し、これ
    により１回のデータプリロード動作時前記埋没レジスタ
    および前記出力レジスタの一方のみが前記プリロードデ
    ータ入力に与えられたデータを入力する、特許請求の範
    囲第15項記載のプログラム可能論理装置。