JPS63120582A - フレ−ムアライナ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル交換機等に用いられるフレームアラ
イナ回路に関する。

従来の技術 従来のディジタル交換機等に用いられるフレームアライ
ナ回路は第３図に示すように構成されている。以下、従
来のフレームアライナ回路の構成を第３図、同動作を第
４図に従って説明する。他装置からの伝送信号は伝送信
号線路１を通ってタンク回路２と識別回路３に入力され
、タンク回路２では伝送信号のクロック成分を抽出して
クロック信号としてクロック伝送路４を介して、識別回
路３、フレーム同期回路５、エラスティックメモリー回
路６・７に送出する。識別回路３では伝送信号線路１を
通って送られて来る伝送信号をタンク回路２からのクロ
ック信号を用いて識別し例えばトランジスタ・トランジ
スタロジックレベル（以下ＴＴＬレベルと略ず）の装置
内信号に変換してフレーム同期回路５、エラスティック
メモリー回路６・７に送出する。フレーム同期回路５は
識別回路３から信号線路８に送出される信号とタンク回
路２からクロック信号線路４に送出されるクロック信号
によりフレーム同期を行い信号線路８上の信号のフレー
ム位置を認識し、制御信号線路９・１０上の制御信号を
それぞれエラスティックメモリー回路６・７、比較回路
１１、ラッチ回路１２に送出する。電圧制御発振器１３
ては積分回路１４に接続された直流電圧信号線路１５に
送出される直流電圧信号に従って伝送路信号速度の２倍
の周波数のクロック信号を発生しクロック信号線路１６
上に送出し、カウンター回路１７、ＴＳＷＩ８に送る。

カウンター回路１７は電圧制御発振器１３からのクロッ
ク信号を分周してアドレス信号をアドレス信号線路１９
を介してデコーダ回路８へ送出し、クロック信号をクロ
ック信号線路３７を介してエラスティックメモリー回路
４・１０に送出する。デコーダ回路８ではカウンター回
路１７よりアドレス信号線路１９を介して送られるアド
レス信号をデコートして制御信号を発生し、それぞれの
制御信号を制御信号線路２０・２１・２２・２３に送出
する。それぞれの信号線路２０・２１・２２・２３はエ
ラスティックメモリー回路６・７、比較回路１１、ラッ
チ回路１２、ＴＳＷＩ　８におのおの接続されている。

ラッチ回路１２はデコーダ回路８からの制御信号２２と
フレーム同期回路５からの信号に従ってラッチ動作を行
い制御信号２４を積分回路１４送出する。積分回路１４
ではラッチ回路１２より信号線路２４を介して送られる
信号を積分して直流電圧信号に変換して、電圧制御発振
器１３に送出する。信号線路１０上の信号に対して信号
線路２２上の信号の位相が遅れた場合には信号線路１５
上の信号の直流電圧は電圧制御発振器１３の発振周波数
を高くするように上昇する。また、信号線路１０上の信
号に対して信号線路２２上の信号の位相が進んだ場合に
は信号線路１５上の信号の直流電圧は電圧制御発振器１
３の発振周波数を低くするように下がる。エラスティッ
クメモリー回路４では識別回路３からの信号線路８上の
信号を制御信号４・９に従って内部メモリーに書き込み
、制御信号線路２５・２０上の信号に従って読み出しを
行う。エラスティックメモリー回路７では識別回路３か
ら信号線路８上に送られる信号を制御信号線路４・９上
に送られる信号に従って内部メモリーに書き込み、制御
信号線路２５・２１上の信号に従って読み出しを行う。

比較回路１１では制御信号線路９・２１・２０上の信号
の位相比較を行い制御信号を制御信号線路２６上に発生
する。

制御信号線路２６上の信号は信号線路９・２０上の信号
の位相差が信号線路９・２１上の信号の位相差よりも大
きいときには、選択回路７で信号線路２７上の信号が選
択されるような値をとる。また、信号線路９・２０上の
信号の位相差が信号線路９・２１上の信号の位相差より
も小きいときには、選択回路７で信号線路２８上の信号
が選択されるような値をとる。選択回路７より信号線路
２９上に送り出される信号はＴＳＷＩ　８に入力される
。

発明が解決しようとする問題点 従来のフレームアライナ回路では入力されるフレーム信
号の位相の比較を行うために電圧制御発振器が必要であ
り、またこの電圧制御発振器は正確な周波数で発振を行
う必要があるため、この電圧制御発振器は位相ループロ
ック方式のものを使用しなければならなかったため、回
路が複雑になっていた。

問題点を解決するための手段 上記の問題点を解決するため本発明は、伝送路信号をも
とに伝送路クロック信号の２倍の周波数のクロック信号
を作り出す手段と、内部クロックの発振手段と、伝送路
クロック信号の２倍の周波数のクロック信号と内部クロ
ック信号とを選択的に用いる選択回路を設けたものであ
る。

作用 以上の構成によって本発明はフレーム信号の位相を伝送
路クロック信号の２倍のクロック信号の位相および内部
クロック信号の位相と比較することによってフレーム信
号の整合をすることができ＝６一 る。

実施例 以下、本発明の構成を第１図に沿って、同動作を第２図
に沿って説明する。ここで第３図に示した従来例と同じ
構成要素については同じ番号を付す。

他装置からの伝送信号線路１に送られた伝送信号はタン
ク回路２と識別回路３に入力され、タンク回路２は伝送
信号のクロック成分を抽出してクロック信号として、ク
ロック信号線路４を介して識別回路３、フレーム同期回
路５、エラスティックメモリー回路４．１０．選択回路
２９に送出する。ここで選択回路２９はゲート回路で構
成されている。識別回路３は伝送信号線路１上の信号を
タンク回路２からクロック信号線路４を介して送られる
クロック信号用いて識別し、例えばＴＴＬレベルの装置
内信号に変換して、フレーム同期回路５、エラスティッ
クメモリー回路６．７に送出する。フレーム同期回路５
では識別回路３からの信号線路８上の信号とタンク回路
２からのクロック信号によりフレームの同期を取り信号
線路１上の信号のフレーム位置を認識し、制御信号線路
９上の信号をエラスティックメモリー回路６．７に送出
する。発振回路３０てはクロック信号線路４」二のクロ
ック信号の２倍の周波数の内部クロック信号を発生させ
内部クロック信号線路１０を介して選択回路２９に送出
する。微分回路３１では伝送路よりの信号を微分して信
号の変化点検出を行ない、信号線路３２を介してしてフ
ィルター回路３３に送出する。フィルター回路３３では
、微分回路３１の出力信号より伝送路信号の２倍の周波
数成分を作り出して、クロック信号を得てクロック信号
線路３４に送出する。フィルター回路３３はセラミック
フィルターを用いることができる。

クロック信号は選択回路２９、選択制御回路３５に入力
される。選択制御回路３５はモノマルチ回路を用いるこ
とができる。選択制御回路３５はクロック信号が断にな
るとこれを検出してクロック信号が断の時には内部クロ
ック信号線路１０Ｊ−のクロック信号を選択するように
制御信号線路２６上に制御信号を送出する。クロック信
号線路３２上のクロック信号が正常な場合にはクロック
信号線路３２」二のクロック信号を選択するように制御
信号線路２６上に制御信号を送出する。選択回路２９は
、選択制御回路３５から信号線路３６を介して送られる
信号に従ってクロック信号線路３２上のクロック信号と
内部クロック信号線路１０上のクロック信号のどちらか
を選択し分周回路９に送出する。

分周回路９では選択回路からクロック信号線路１６上の
クロック信号を分周してアドレス信号線路１９、クロッ
ク信号線路３６に信号を送出し、デコード回路８はアド
レス信号をデコードして制御信号線路３８・３９に信号
を送出する。エラスティックメモリー回路６は識別回路
３から信号線路８を介して送られる制御信号に従って内
部メモリーに書き込み、制御信号線路３７・３８上の信
号に従って読み出しを行い信号線路２８上に信号を送出
する。エラスティックメモリー回路７では識別回路３か
ら信号線路８を介して送られる信号を制御信号線路４・
９を介して送られる信号に従って内部メモリーに書き込
み、制御信号線路３７・３９を介して送られる信号に従
って読み出しを行い信号線路２７に信号を送出する。比
較回路１１では制御信号９・３９・３８に送られる各信
号の位相比較を行い制御信号線路３７に信号を送出する
。制御信号線路１３７上の信号は信号線路９・３８上の
信号の位相差が信号線路９・３９上の信号の位相差より
も大きいときには、選択回路７で信号線路２７上の信号
が選択されるような値をとる。また、信号線路９・３８
上の信号の位相差が信号線路９・３９上の信号の位相差
よりも小きいききには、選択回路４０で信号線路２８上
の信号が選択されるような値をとり、信号線路４１」二
の信号をＴＳＷＩ　８に送出する。

伝送線路１に第２図に示されるような伝送信号が入力さ
れた場合、タンク回路２の出力信号は連続したパルスと
なる。そしてフレーム同期回路５によって伝送信号のフ
レーム同期がとられ、線路９上に第２図の９で示される
信号が出力される。

　ＩｅＪ− 微分回路３１に第２図の４で示されるクロック信号が入
力されると第２図の３２で示されるようにクロック信号
の倍の周波数のパルスが出力される。

発明の効果 以上のように本発明は電圧制御発振器に代わって伝送路
信号より伝送路クロック信号の２倍の周波数のクロック
信号を抽出する手段と、内部クロックの発振手段と、伝
送路クロック信号の２倍の周波数のクロック信号と内部
クロック信号とを選択的に用いる選択回路を設けたもの
であるため、内部で作る内部クロック信号の発生回路は
発振周波数が一つでよく回路が簡単になり、実装面積を
従来に比べて小さくすることができる。

【図面の簡単な説明】

第１図は本発明のフレームアライナ回路の一実施例のブ
ロック図、第２図は同タイムチャート、第３図は従来例
のブロック図、第４図は同のタイムチャートである。 ２−−タンク回路　　　　　　　３−−識別回路５−−
フレーム同期回路 ６．７−−エラステイツクメモリー回路８−−デコード
回路　　　　　１１−一比較回路１７−−カウンター回
路　　　　１８−−ＴＳＷ２９−−選択回路　　　　　
　３０−一発振回路３１−−微分回路　　　３３−−フ
ィルター回路３５−一選択制御回路 代理人の氏名　弁理士　中尾敏男　ほか１名第２図 ａ＋　Ｉｌｌ朋■岨−−一−−−−−−−−−σ／ 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 伝送路からの信号を受信しクロック信号を抽出するタン
   ク回路と、前記タンク回路から出力されるクロック信号
   と伝送路からの信号を受信し伝送路符号を装置内信号に
   変換する識別回路と、前記識別回路からの信号と前記タ
   ンク回路から出力されるクロック信号を受信しフレーム
   同期動作を行うフレーム同期回路と、伝送路からの信号
   の立上がり立下りを検出する微分回路と、前記微分回路
   の出力信号から伝送路信号のクロック信号の２倍の周波
   数のクロック信号を抽出するフィルター回路と、前記フ
   ィルター回路から出力されるクロック信号が断となった
   場合これを検出し切換え信号を発生する選択制御回路と
   、発振器と、前記発振器の出力する信号および前記フィ
   ルター回路から出力されるクロック信号のいずれかを前
   記選択制御回路の出力信号に応じて選択する選択回路と
   を有することを特徴とするフレームアライナ回路。