JPS63109328A

JPS63109328A - 多点デ−タ収録装置

Info

Publication number: JPS63109328A
Application number: JP25538286A
Authority: JP
Inventors: Takao Fujita; 崇夫藤田; Hitoshi Fukuzawa; 福澤　均
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-10-27
Filing date: 1986-10-27
Publication date: 1988-05-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、多点の測定データを収録する多点データ収録
装置に関するものであり、詳しくは、データ収録動作の
高速化に関するものである。

（従来の技術）第３図は従来の多点データ収録装置の一例を示すブロッ
ク図であり、アナログ測定データをデジタルデータに変
換してメモリに格納する例を示している。

第３図において、１１〜１ＴＬは多点のアナログ測定デ
ータが加えられる入力端子であり、スキャナ２に接続さ
れている。スキャナ２はこれら入力端子１１〜ＩＴＬに
加えられるアナログ測定データを選択的にアッテネータ
３に送出する。アッテネータ３はスキャナ２から送出さ
れるアナログ測定データをアンプ４の入力範囲に応じた
ｊ辰幅に減衰させてアンプ４に加える。アンプ４はアッ
テネータ３から加えられるアナログ測定データをＡ／Ｄ
変換器５の入力範囲に応じた所定の振幅に増幅してＡ／
Ｄ変換器５に加える。Ａ／Ｄ変換器５はアンプ４から加
えられるアナログ測定データをデジタル信号に変換する
。すなわち、これらスキャナ２、アッテネータ３．アン
プ４およびＡ／Ｄ変換器５はアナログ信号系を構成して
いる。６はＡ／Ｄ変換器５とＣＰＵ　７との間で双方向
に信号の授受を行うためのＡ／Ｄ用イレインタフエース
り、フォトカブラＰＣを介してＡ／Ｄ変換器５と光結合
されるとともにバスＢを介してＣＰＵ７と接続されてい
る。ＣＰＵ　７はＡ／Ｄ変換器５に対して制御信号を送
出し、Ａ／Ｄ変換器５はＣＰＵ７に対してデジタル信号
を送出する。ＣＰｔＪ７にはバスＢを介してデジタル信
号系を構成するメモリ８゜入出力インタフェース９．制
御インタフェース１０およびカウンタ１１が接続されて
いる。メモリ８にはデジタル信号に変換された測定デー
タが逐次格納される。入出力インタフェース９には測定
条件を設定するためのキーボード、測定条件や測定デー
タを表示する表示器、　１ｌｌｌｌ定条件や測定データ
を記録する記録様構などが接続されるが図示しない。制
御インタフェース１０は、フォトカプラＰＣを介して、
スキャナ２を切り換え駆動する制御信号、アッテネータ
３の減衰量を制御する制御信号、アンプ４のゲインを制
御する制御信号およびＡ／Ｄ変換器５を駆動するための
クロックなどを送出する。カウンタ１１にはＣＰＵ７か
らスキャナ２が起動されてＡ／Ｄ変換器５に加えられる
アナログ測定データが安定するまでに要する時間データ
が書き込まれ、そのカウントアツプ信号ＣＵはＡ／Ｄ用
イレインタフエース６の測定シーケンスのスタートトリ
ガとして加えられている。

ところで、このような装置を構成するスキャナ２やアッ
テネータ３のスイッチ要素としては一般にメカニカルリ
レーが用いられているが、メカニカルリレーの応答時間
は比較的長い（数ｍｓ〜数−１−ｍ５）ことから応答が
安定してから測定動作を開始する必要がある。

また、スキャナ２やアッテネータ３の応答が安定した時
点ではアナログ信号系は直ちに所定の測定条例に基づい
た測定が開始できるように測定待機状態になっていなけ
ればならない。

また、Ａ／Ｄ変換器５からのデジタル測定データの取り
込みにあたっては、アナログ信号系に加えられたアナロ
グ測定データが安定化するまで待機する必要がある。

また、このような＊ａの動作は入力の測定と装置回路内
部の自動校正に大別でき、自動校正動作は回路内部の切
換のみで実行できることから入力測定の場合のような待
機時間は不要であり、入力測定シーケンスと自動校正シ
ーケンスを別のシーケンスで実行することにより高速処
理を実現することができる。

ところが、第３図に示す装置では、スキャナ２の起動か
らＡ／Ｄ変換器５によるＡ／Ｄ変換動作終了までの待機
時間処理を回路構成により行い、△／Ｄ変換動作終了時
にのみＣＰｔＪ７に割込み信号ＩＲを送出することが行
われている。

〈発明が解決しようとする問題点）しかし、このような従来の構成によれば回路構成により
設定される待機時間は一定であり、待機時間を可変する
ことによって処理時間を短縮することはできない。

また、入力測定動作と自動校正動作を区別することなく
自動校正動作も入力測定の一つとして位置づけられてい
ることから、自動校正動作時には無駄な待機時間を消費
することになる。

また、上記の待機時間は使用するメカニカルリレーの種
類やアナログ測定データに応じて適切な値に設定する必
要があるが、共通の回路で待機時間を可変にすることは
困難であり、すべての待機時間に対応した回路を容易し
ておかなければならず、回路規模が複雑になってしまう
。

本発明は、このような点に着目したものであって、その
目的は、比較的簡単な構成で、高速処理が行える多点デ
ータ収録装置を提供することにある。

（問題点を解決するための手段）本発明の多点データ収録装置は、多点の測定データをスキャナを介して所定のデータ処理
を施すデータ処理手段に加え、処理された測定データを
メモリに逐次格納する多点データ収録装置において、各部の動作待機時間を動作の種類に応じて所定の値に設
定するカウンタを設けたことを特徴とする。

（実施例）以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実鮨例を示すブロック図であり、第
３図と同一部分には同一符号を付けている。第１図にお
いて、１２はＣＰＵ７のバスＢに接続されたカウンタ、
１３はカウンタ１２のカウントアツプ信号ＣＵをカウン
トスタート信号として選択的にカウンタ１２に加えるた
めのゲートである。

カウンタ１２には、ＣＰＵ７により測定シーケンスの各
ステップに応じた必要な待機時間がシーケンスの実行ス
テップに従って逐次設定される。

そして、カウンタ１２はカウントダウンを行い、カウン
ト値が設定値に達するとカウントアツプ信号ＣＵを出力
する。このカウント信号ＣＵは、発生する都度割込み信
＠ＩＲとしてＣＰＬＩ７に加えられるとともに、ゲート
１３を介して選択的にカウンタ１２にカウントスタート
信号Ｏ８として加えられる。なお、カウンタ１２へのＣ
ＰＬＪ７からの次の待機時間データの設定は、先のステ
ップで設定された待機時間のカウントダウン動作が・終
了するまでの間にラッチすることにより行われる。

また、ゲート１３は、ＣＰＵ　７から加えられる′Ａ、
＋制御信＠Ｃ１およびＡ／Ｄ用イフィンタフエース６加
えられる制御信号０２に従って開閉駆動される。

このような構成において、ゲート１３は通常開かれてい
る。これにより、カウンタ１２のカウントアツプ信号Ｃ
Ｕは、前述のように割込み信号ＩＲとしてＣＰＵ７に加
えられるとともに、ゲート１３を介してカウンタ１２に
カウントスタート借りＣ８として加えられる。そして、
ＣＰＵ　７はカウンタ１２から加えられる割込み信号Ｉ
Ｒを検出することによってそのステップに割り当てられ
ている待機時間が終了したものとして次のステップを実
行し、カウンタ１２は次のカウントダウンを開始する。

なお、ゲート１３は、Ａ／Ｄ変換器５によるΔ／Ｄ変換
動作実行中およびスキャナ２による１周期のスキャンが
完了した時点で閉じられ、それらのタイミングでのカウ
ンタ１２のカウントスタートを禁止する。

このような動作を割込み信号毎に繰返すことにより、待
機時間の複数の組合わせも容易に実現できる。なお、待
機時間の変更は、ＣＰＵ７からカウンタ１２に設定する
待機時間データを変えることにより行える。そして、自
動校正動作のように待機時間が不要な場合にはカウンタ
１２へのＣＰＵ７からの待機時間データ設定をスキップ
すればよく、入力測定と異なる別の動作シーケンスを設
けなくてもよい。さらに、カウンタ１２は、カウントア
ツプ信号ＣＵに従ってカウントダウンを開始するので、
ＣＰＵ７に対する割込み信号■Ｒの応答によってカウン
トを開始する場合のようにＣＰＵ７の割込み応答時間の
影響を受けることはなく、全体の処理時間を短縮できる
。

このように構成することにより、特別な回路を付加する
ことなく、動作の種類に応じた各部の量適な動作待機時
間を設定することができ、データ収録の高速化が図れる
。

また、ＣＰＬＪ７は割込み信号が加えられるまでは他の
処理を実行することができ、統計処理などを含めた装置
全体としての高速処理化が実現できる。

なお、上記実施例では、アナログ測定データをデジタル
信号に変換して収録する例について説明したが、接点信
号やデジタル測定データを収録するものであってもよい
。

また、動作待機時間がＣＰ［Ｊ　７の割込み応答時間よ
りも短くなる可能性がある場合には、ＣＰＵ７への次の
割込み信号として、第２図に示すように、アンドゲート
１４を介して割込み応答信号ＲＲとカウントアツプ信号
ＣＵとを加えるようにすればよい。このように構成する
ことにより、ＣＰＵ７は割込み応答信号ＲＲと）Ｊラン
１ヘアツブ信号ＣＵの両方が出力される最短の時点で次
の動作に移行することになり、ＣＰＵ７の割込み応答時
間が大きく変動する場合であっても処理時間に対するそ
の影響を小さくすることができる。

（発明の効果）以上説明したように、本発明によれば、比較的簡単な構
成で、高速処理が行える多点データ収録装置が実現でき
、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例の要部を示すブロック図、第３図は
従来の装置の一例を示すブロック図である。１１〜１π・・・入力端子、２・・・スキャナ、３・・
・アッテネータ、４・・・アンプ、５・・・Ａ／Ｄ変換
器、６・・・Ａ／Ｄ用イレインタフエース・・・ＣＰＵ
、８・・・メモリ、９・・・入出力インタフェース、１
０・・・制御インタフェース、１２・・・カウンタ、１
３・・・ゲート、１４・・・アンドゲート。第２図

Claims

【特許請求の範囲】多点の測定データをスキャナを介して所定のデータ処理
を施すデータ処理手段に加え、処理された測定データを
メモリに逐次格納する多点データ収録装置において、各部の動作待機時間を動作の種類に応じて所定の値に設
定するカウンタと、カウンタのカウントアップ信号をカ
ウント開始信号として選択的にカウンタに加えるゲート
とを設けたことを特徴とする多点データ収録装置。