JPS63103521A - パラレル／シリアル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パラレル入力をシリアル出力に変換するシフ
トレジスタを備えたパラレル／シリアル変換回路に関し
、特にパラレル動作からシリアル動作への切換えタイミ
ングがシフトタイミングと重ならないようにするもので
ある。

〔従来の技術〕

パラレル入力をシリアル出力に変換するシフトレジスタ
内蔵のパラレル／シリアル（Ｐ／Ｓと略す）変換回路は
、外部からの動作切換信号によってパラレル動作（パラ
レル入力を取込む）とシリアル動作（取込んだデータを
シフトする）とを切換える必要がある。第５図はこの種
のＰ／Ｓ変換回路をＩＣ化したもので、同じクコツクＣ
Ｋで駆動される８段のＤ型フリップフロップＦＦ［ｌ〜
ＦＦ７はシフトレジスタを構成する。このシフトレジス
タの入力にはパラレル人力Ｐｏ−Ｐ７とシリアル人力Ｓ
ｉｎとがあるが、以下では主としてパラレル入力につき
説明する。Ｐ／Ｓは動作モードを切換えるためのＰ／Ｓ
動作切換入方であり、また５ｏｕｔはシリアル出力であ
る。

図示の状態はパラレル動作モードで、データビットＰｏ
＝ＰｔがフリップフロップＦＦ０−ＦＦ、？の各り入力
となる。このモードでデータを取込んだらＰ／Ｓを反転
してスイッチＳ　Ｗ　ｏ　＝　Ｓ　Ｗ　７を切換え、前
段のＱ出力が次段のＤ入力となるようにしてシリアルな
シフト動作を行う。尚、シリアル入力モードでは初めか
らスイッチＳ　Ｗ　ｏ−３Ｗ　？を左側に切換えている
ので、シリアル入力Ｓｉｎが８クロック分遅延してシリ
アル出力５ｏｕｔとなる。

また、フリップフロップＦＦｏ”ＦＦ７の駆動タイミン
グは動作モードによらず常にクロックＧＫの立上りであ
る。

標準的なＴＴＬやＣＭＯＳのＰ／Ｓ変換ＩＣでは、Ｐ／
Ｓ切換信号がクロックＣＫの立上りと同時に変化すると
、フリップフロップＦＦｏ＝ＦＦ７の入力がパラレルデ
ータ入力につながる場合と前段フリップフロップ出力ま
たはシリアルデータ入力につながる場合とに分かれ、デ
ータ誤りが生ずる可能性がある。

第３図はこの点を改善するために、外部にＤ型のフリッ
プフロップ２を設け、ここで外部からのＰ／Ｓ動作切換
信号ＰＳをクロック人力ＣＬＫの立下り（クロックＣＫ
の立上り）と同期させてがらＩＣＩのＰ／Ｓ入力として
いる。この方法によれば、Ｐ／Ｓはクロック人力ＣＬＫ
の立上り（クロックＣＫの立下り）では必ず安定してい
る。第４図はその動作波形図である。

〔発明が解決しようとする問題点〕

しかしながら、第３図の方法をとるには外部にＤ型のフ
リップフロップ２と、クロックＣＫを反転させるインバ
ータ（またはノアゲー１−）３が必要となり、これらに
２種類のＩＣを使用する点でコスト高になる。

本発明は、１つのＩＣ内の４個のノアゲートを用いるだ
けで同等の機能を安価に実現させようとするものである
。

〔問題点を解決するための手段〕

本発明は、パラレル動作モードでパラレル入力を取込み
、シリアル動作モードで該入力をシリアル出力に変換す
るシフトレジスタを内蔵したＰ／Ｓ変換Ｉ（ｊｌ）と、
両動作モードに共通する外部クロック（ＣＫ）を反転し
て該ＩＣ（１）のクロック入力（ＣＬ　Ｋ）に与えるノ
アゲート（Ｇ４）と、該ノアゲート　（Ｇ４）の出力を
セット入力とし、且つ外部のパラレル／シリアル動作切
換信号（Ｐ　Ｓ）をリセット入力とするリセット優先型
のＲ−Ｓフリップフロップ（４）を構成するノアゲート
（Ｇ１゜Ｇ２）と、該フリップフロップ（４）のりセッ
ト出力を反転して該ＩＣ（１）の動作切換入力（Ｐ／Ｓ
）とするノアゲート（Ｇ３）とを備えてなることを特徴
とするものである。

〔作用〕

Ｐ／Ｓ動作切換人力Ｐ／Ｓの変化は必ずしもクロック人
力ＣＬＫの立下りに同期させなくともよい。つまり、パ
ラレル動作からシリアル動作に変化する場合だけ同期が
とれていれば、誤ったデータがシリアル信号として出力
されることがない。

仮に、シリアル動作からパラレル動作への切換えがクロ
ック入力ＣＬＫの立上りと同時に起ったとして、そのと
きのシリアル出力がどうなるかを考察する。

（１）出力段のレジスタ（第５図ＯＦＦ？）がシリアル
動作するケースでは、前段のレジスタ（ＦＦｓ）の値を
出力する。次にクロック人力ＣＬＫの立上りがくると、
パラレル入力の値を出力する。従って、このケースでは
パラレル動作に移るタイミングが１クロック分遅れるだ
けで、特に誤った値が出力されるわけではない。

（２）出力段のレジスタがパラレル動作するケースでは
、パラレル入力の値をそのまま出力するので、問題はな
い。

上述した（＋ｌ　（２）のケース共に次のクロック人力
ＣＬＫの立上りまでＰ／Ｓ動作切換入力Ｐ／Ｓがパラレ
ル動作のままであれば、全てのレジスタはパラレル動作
をする。つまり、２クロック以上パラレル動作させれば
各レジスタの値はパラレル入力の値に正しくセットされ
る。

〔実施例〕

第１図は本発明の一実施例を示す構成図で、ノアゲート
Ｇ＋、Ｇ２はＲ−３型フリソプフ口ップ４を構成し、ま
たノアゲー）Ｇ３．Ｇ４はそれぞれインバータとして用
いである。フリ・ノブフロップ４は動作切換信号ＰＳ（
リセット入力）優先で出力を反転させる。フリップフロ
ップ４のリセット出力（Ｇ＋比出力をゲートＧ３で反転
したものがＩＣＩのＰ／Ｓ入力となる。第２図は動作波
形図である。フリップフロップ４のセット入力はクロッ
クＣＫをインバータＧ４で反転したものである。

動作を説明する。切換信号ＰＳがＨ（ハイ）になるとゲ
ートＧ１の出力はＬ（ロー）になるので、ゲー１−　Ｇ
　ｙの出力（Ｐ／Ｓ入力）はＨになる。このとき、ＩＣ
Ｉはパラレル動作をしてクロック入力ＣＬＫの立上り（
クロックＣＫの立下り）でパラレル入力を取込む。これ
に対し切換信号ＰＳがＬになると、ゲートＧ４の出力が
Ｈ（クロックＣＫがＬ）のときにゲートＧ２の出力がＬ
となってゲートＧ１の出力がＨになる。この結果、ゲー
トＧ３の出力がＬとなってＰ／３入力はシリアル動作を
示すＬとなる。切換信号ＰＳがＨからＬに切換わったと
きにクロックＣＫがＨであるとフリップフロップ４はセ
ソｌ−されないので、Ｐ／Ｓ入力はＨ（パラレル動作）
のままである。

上記構成において、ＩＣＩのクロック入力ＣＬＫがＬの
とき、フリップフロップ４の出力がＬとすると、クロッ
ク人力ＣＬＫがＨに変化することでフリップフロップ４
の出力もＨに切換わる。しかし、フリップフロップ４の
出力変化はクロック人力ＣＬＫより２ゲートＧ＋、０２
分の遅れを持つ。そして、Ｐ／Ｓ入力の変化には更にゲ
ー）０３の遅れが加わるので、Ｐ／ＳがＨ（パラレル動
作）からしくシリアル動作）へ切換わるタイミングは、
クロック人力ＣＬＫが立上るタイミングより３ゲ一ト分
遅延し、これらが同時に発生ずることは回避できる。

〔発明の効果〕

以上述べたように本発明によれば、１個の■ｃに含まれ
るノアゲート４個を用いるだけでパラレル動作からシリ
アル動作への切換えタイミングをシフトタイミングと正
ならないようにすることができるので、従来方式より安
価にして同等の機能を実現できる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図はその
動作波形図、第３図は従来のＰ／Ｓ変換ＩＣの動作モー
ド切換回路を示す回路図、第４図はその動作波形図、第
５図はＰ／Ｓ変換ＩＣの詳細図である。 図中、１はＰ／Ｓ変換ＩＣ，ＦＦｏ＝ＦＦ７はシフトレ
ジスタ、４はＲ−Ｓフリップフロップ、Ｇ１−Ｇ４はノ
アゲートである。 出　願　人　　富士通テン株式会社 代理人弁理士　　青　　柳　　　稔 １ζに １φフ 訃　Ｓ

Claims (1)

【特許請求の範囲】
1. パラレル動作モードでパラレル入力を取込み、シリアル
   動作モードで該入力をシリアル出力に変換するシフトレ
   ジスタを内蔵したＰ／Ｓ変換ＩＣ（１）と、両動作モー
   ドに共通する外部クロック（ＣＫ）を反転して該ＩＣ（
   １）のクロック入力（ＣＬＫ）に与えるノアゲート（Ｇ
   ＿４）と、該ノアゲート（Ｇ＿４）の出力をセット入力
   とし、且つ外部のパラレル／シリアル動作切換信号（Ｐ
   Ｓ）をリセット入力とするリセット優先型のＲ−Ｓフリ
   ップフロップ（４）を構成するノアゲート（Ｇ＿１、Ｇ
   ＿２）と、該フリップフロップ（４）のリセット出力を
   反転して該ＩＣ（１）の動作切換入力（Ｐ／＠Ｓ＠）と
   するノアゲート（Ｇ＿３）とを備えてなることを特徴と
   するパラレル／シリアル変換回路。