JPS63102325A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63102325A JPS63102325A JP24893086A JP24893086A JPS63102325A JP S63102325 A JPS63102325 A JP S63102325A JP 24893086 A JP24893086 A JP 24893086A JP 24893086 A JP24893086 A JP 24893086A JP S63102325 A JPS63102325 A JP S63102325A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はダイオード、トランジスタ、ＦＥＴ等及びこれ
らを用いた集積回路の拡散領域形成法及び電極形成法に
関するものである。
らを用いた集積回路の拡散領域形成法及び電極形成法に
関するものである。
く口）従来の技術
一般に拡散領域の形成方法としては特願昭６０−８４８
２６号が詳しい。
２６号が詳しい。
例えば第２図（イ）に示す如くますコレクタ領域となる
半導体基板（２１）にベース領域（２２）を拡散する。
半導体基板（２１）にベース領域（２２）を拡散する。
次に第２図（ロ）に示す如く前記半導体基板（２１）上
に熱酸化法等を使用して例えばシリコン酸化膜（２３）
を形成した後、蝕刻法を用いてエミッタ領域を形成する
ため拡散孔（２４）を形成する。
に熱酸化法等を使用して例えばシリコン酸化膜（２３）
を形成した後、蝕刻法を用いてエミッタ領域を形成する
ため拡散孔（２４）を形成する。
次に第２図（ハ）に示す如く不純物（ここではリン）を
ドープした多結晶シリコン膜（２５）を被覆した後、更
に同一導電型の不純物であるリンをドープしたシリコン
酸化膜（２６）をＣＶＤ法にて形成する。更に第２図り
二）に示す如く拡散源である前記多結晶シリコン膜（２
５）と前記シリコン酸化膜（２６）が形成されている半
導体基板（２１）を熱処理してエミッタ領域＜２７）を
形成する。従って多結晶シリコン膜（２５）から半導体
基板（２１）へ不純物であるリンが拡散され、かつシリ
コン酸化膜（２６）から多結晶シリコン膜（２５）へリ
ンが拡散される。従ってシリコン酸化膜（２６）は前記
多結晶シリコン膜（２５）からのリンのアウト・ディフ
ュージョン防止膜となリ、かつ前記シリコン酸化膜（２
６）から高濃度の不純物を拡散し、後の工程で電極とな
る多結晶シリコン膜（２５）の抵抗を小さくすることが
できる。そのため多結晶シリコン膜（２５）からのアウ
ト・ディフュージョンを考慮することが不要となり多結
晶シリコン膜（２５）の膜厚を薄くすることが可能とな
る。
ドープした多結晶シリコン膜（２５）を被覆した後、更
に同一導電型の不純物であるリンをドープしたシリコン
酸化膜（２６）をＣＶＤ法にて形成する。更に第２図り
二）に示す如く拡散源である前記多結晶シリコン膜（２
５）と前記シリコン酸化膜（２６）が形成されている半
導体基板（２１）を熱処理してエミッタ領域＜２７）を
形成する。従って多結晶シリコン膜（２５）から半導体
基板（２１）へ不純物であるリンが拡散され、かつシリ
コン酸化膜（２６）から多結晶シリコン膜（２５）へリ
ンが拡散される。従ってシリコン酸化膜（２６）は前記
多結晶シリコン膜（２５）からのリンのアウト・ディフ
ュージョン防止膜となリ、かつ前記シリコン酸化膜（２
６）から高濃度の不純物を拡散し、後の工程で電極とな
る多結晶シリコン膜（２５）の抵抗を小さくすることが
できる。そのため多結晶シリコン膜（２５）からのアウ
ト・ディフュージョンを考慮することが不要となり多結
晶シリコン膜（２５）の膜厚を薄くすることが可能とな
る。
その後第２図（ホ）に示す如く前記シリコン酸化膜（２
６）を除去し、所定の形状に前記多結晶シリコン膜（２
５）を蝕刻し、最後に第２図（へ）に示す如くアルミニ
ウム電極（２８）を形成する。
６）を除去し、所定の形状に前記多結晶シリコン膜（２
５）を蝕刻し、最後に第２図（へ）に示す如くアルミニ
ウム電極（２８）を形成する。
以上の如き工程で前記半導体装置は形成されていた。
（ハ）発明が解決しようとする問題点
以上述べた工程に於いて、前記半導体装置のシリコン酸
化膜（２３）には工程中に付着した重金属やアルカリイ
オン等が存在し、素子の特性及び信頼性を劣化させる問
題点を生じていた。
化膜（２３）には工程中に付着した重金属やアルカリイ
オン等が存在し、素子の特性及び信頼性を劣化させる問
題点を生じていた。
（ニ）問題点を解決するための手段
本発明は上述の問題点に鑑みてなされ、所定の不純物を
ドープした半導体膜（５）を用いて半導体基板（１）内
に拡散領域（７〉を形成する半導体装置の製造方法に於
いて、少なくとも前記半導体膜（５）を前記拡散領域（
７）の１［極（５）として必要な形状に蝕刻する工程と
、前記半導体基板（１）の両面にリン処理膜（６）を被
覆する工程と、前記半導体膜（５）を熱処理して前記半
導体基板（１）内に前記拡散領域り７）を形成する工程
とを具ル１０することで解決するものである。
ドープした半導体膜（５）を用いて半導体基板（１）内
に拡散領域（７〉を形成する半導体装置の製造方法に於
いて、少なくとも前記半導体膜（５）を前記拡散領域（
７）の１［極（５）として必要な形状に蝕刻する工程と
、前記半導体基板（１）の両面にリン処理膜（６）を被
覆する工程と、前記半導体膜（５）を熱処理して前記半
導体基板（１）内に前記拡散領域り７）を形成する工程
とを具ル１０することで解決するものである。
り＊）作用
前記半導体膜（５）（ここでは不純物をドープした多結
晶シリコン）はエミッタ（７）拡散ヲする前にエミッタ
電極として必要な形状にエツチングしておき、その後で
前記半導体基板（１）の両面にリン処理膜（６）（例え
ば温度約ＳＯＯ〜１０００″ＣでＰＯＣｌ、をデポジシ
ョンすることで形成する）が形成され、シリコン酸化膜
（３）のゲッタリングが可能となる。
晶シリコン）はエミッタ（７）拡散ヲする前にエミッタ
電極として必要な形状にエツチングしておき、その後で
前記半導体基板（１）の両面にリン処理膜（６）（例え
ば温度約ＳＯＯ〜１０００″ＣでＰＯＣｌ、をデポジシ
ョンすることで形成する）が形成され、シリコン酸化膜
（３）のゲッタリングが可能となる。
（へ）実施例
以下に本発明の実施例を図面を参照しながら詳述する。
ただしここではＮＰＮ型のトランジスタで説明してゆく
がその他ダイオード、ＦＥＴ等でも同様である。
がその他ダイオード、ＦＥＴ等でも同様である。
先ず第１図（イ）に示す如くコレクタ領域となる半導体
基板（１）にベース領域り２）を形成する。
基板（１）にベース領域り２）を形成する。
次に第１図（ロ）に示す如く前記半導体基板（１）上の
シリコン酸化膜り３）を蝕刻してエミッタ領域を形成す
るための拡散孔（４）を形成する。
シリコン酸化膜り３）を蝕刻してエミッタ領域を形成す
るための拡散孔（４）を形成する。
次に第１図（ハ）に示す如く、不純物をドープした多結
晶シリコン膜り５）を拡散孔（４）を介して前記半導体
基板（１）の全表面に被覆する。
晶シリコン膜り５）を拡散孔（４）を介して前記半導体
基板（１）の全表面に被覆する。
次に第１図（ニ）に示す如く、前記半導体基板り１）の
全表面に被覆された前記多結晶シリコン膜（５）を蝕刻
してエミッタ電極として必要な形状にする。
全表面に被覆された前記多結晶シリコン膜（５）を蝕刻
してエミッタ電極として必要な形状にする。
次に第１図（本）に示す如く、前記半導体基板（１）の
両面に温度８００〜１０００”ＣテＰＯＣ１，をデポジ
ションすることで、前記半導体基板（１）の両面にリン
グラス（６）を被覆する。
両面に温度８００〜１０００”ＣテＰＯＣ１，をデポジ
ションすることで、前記半導体基板（１）の両面にリン
グラス（６）を被覆する。
ここではＰＯＣｌ、のデポジションの熱処理のためエミ
ッタ領域（７）が少し形成されている。
ッタ領域（７）が少し形成されている。
更に第１図（へ）に示す如く、約９００〜１０００°Ｃ
で熱処理して工・ミッタ領域（７）を形成する。
で熱処理して工・ミッタ領域（７）を形成する。
あるいは第１図（本）の工程の熱処理温度によっては省
略しても良い。すなわち、ＰＯＣｌａのデポジションに
てエミッタ領域り７）を全て形成しきっても良い。
略しても良い。すなわち、ＰＯＣｌａのデポジションに
てエミッタ領域り７）を全て形成しきっても良い。
最後に第１図（ト）に示す如く、リングラス（６）を除
去した後、前記半導体基板（１）上のベース領域（２）
と対応するシリコン酸化膜（３）を蝕刻してベースコン
タクト孔（８）を形成する。そして例えばアルミニウム
電極（９）を蒸着法により形成する。
去した後、前記半導体基板（１）上のベース領域（２）
と対応するシリコン酸化膜（３）を蝕刻してベースコン
タクト孔（８）を形成する。そして例えばアルミニウム
電極（９）を蒸着法により形成する。
本発明の特徴とするところは、第１図（ニ）乃至第１図
（ト）にある。つまり第１図（ニ）で多結晶シリコン膜
＜５）を蝕刻しであるため、第１図（ホ）でリン処理膜
（６）を被覆すると前記シリコン酸化膜（３）のゲッタ
リングが可能となる。
（ト）にある。つまり第１図（ニ）で多結晶シリコン膜
＜５）を蝕刻しであるため、第１図（ホ）でリン処理膜
（６）を被覆すると前記シリコン酸化膜（３）のゲッタ
リングが可能となる。
またリン処理膜（６）は多結晶シリコン膜り５〉を覆っ
ているため、第１図くべ）で熱処理をしてもアウト・デ
ィフュージョンせず、前記多結晶シリコン膜（５）の表
面濃度を高くすることができる。
ているため、第１図くべ）で熱処理をしてもアウト・デ
ィフュージョンせず、前記多結晶シリコン膜（５）の表
面濃度を高くすることができる。
従って前記多結晶シリコン膜（５）の抵抗を下げる事が
可能となり、良好にアルミニウム電極（９）とコンタク
トすることができる。
可能となり、良好にアルミニウム電極（９）とコンタク
トすることができる。
（ト）発明の効果
以上の説明からも明らかな如く、前記リン処理膜（６）
を使用することで前記多結晶シリコン膜（Ｓ）に対して
は拡散時のアウト・ディフュージョン防止および表面の
不純物濃度を大きくすることが可能となる。また半導体
基板（１）上に形成されたシリコン酸化膜（３）のアル
カリイオンや重金属等をゲッタリングできる。
を使用することで前記多結晶シリコン膜（Ｓ）に対して
は拡散時のアウト・ディフュージョン防止および表面の
不純物濃度を大きくすることが可能となる。また半導体
基板（１）上に形成されたシリコン酸化膜（３）のアル
カリイオンや重金属等をゲッタリングできる。
従って素子特性及び信頼性が非常に向上できる。
第１図（イ）乃至第１図（ト）は本発明の実施例であり
半導体装置の製造方法を説明する図、第２図（イ）乃至
第２図（へ）は従来の半導体装置の製造方法を説明する
図である。 〈１）は半導体基板、 （２）はベース領域、 （３〉
はシリコン酸化膜、 り４）は拡散孔、 （５）は多結
晶シリコン膜、 （６）はリン処理膜、（７）はエミッ
タ領域、（８）はベースコンタクト孔、 （９）は電極
である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 菓 １ 閃 （イ） 第 １ 図 （ロノ 第 １ 閃 （ハ〕 第１図（す 第２図（４） 第２図（口ｊ 第２図（ハ）
半導体装置の製造方法を説明する図、第２図（イ）乃至
第２図（へ）は従来の半導体装置の製造方法を説明する
図である。 〈１）は半導体基板、 （２）はベース領域、 （３〉
はシリコン酸化膜、 り４）は拡散孔、 （５）は多結
晶シリコン膜、 （６）はリン処理膜、（７）はエミッ
タ領域、（８）はベースコンタクト孔、 （９）は電極
である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 菓 １ 閃 （イ） 第 １ 図 （ロノ 第 １ 閃 （ハ〕 第１図（す 第２図（４） 第２図（口ｊ 第２図（ハ）
Claims (1)
- （１）所定の不純物をドープした半導体膜を用いて半導
体基板内に拡散領域を形成する半導体装置の製造方法に
於いて、少なくとも前記半導体膜を前記拡散領域の電極
として必要な形状に蝕刻する工程と、前記半導体基板の
両面にリン処理膜を被覆する工程と、前記半導体膜を熱
処理して前記半導体基板内に前記拡散領域を形成する工
程とを具備することを特徴とした半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893086A JPS63102325A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24893086A JPS63102325A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102325A true JPS63102325A (ja) | 1988-05-07 |
Family
ID=17185530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24893086A Pending JPS63102325A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102325A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223734A (en) * | 1991-12-18 | 1993-06-29 | Micron Technology, Inc. | Semiconductor gettering process using backside chemical mechanical planarization (CMP) and dopant diffusion |
| JP2005150509A (ja) * | 2003-11-18 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2010267804A (ja) * | 2009-05-14 | 2010-11-25 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2019140243A (ja) * | 2018-02-09 | 2019-08-22 | 新電元工業株式会社 | 半導体装置の製造方法及び半導体装置 |
-
1986
- 1986-10-20 JP JP24893086A patent/JPS63102325A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223734A (en) * | 1991-12-18 | 1993-06-29 | Micron Technology, Inc. | Semiconductor gettering process using backside chemical mechanical planarization (CMP) and dopant diffusion |
| JP2005150509A (ja) * | 2003-11-18 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2010267804A (ja) * | 2009-05-14 | 2010-11-25 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2019140243A (ja) * | 2018-02-09 | 2019-08-22 | 新電元工業株式会社 | 半導体装置の製造方法及び半導体装置 |
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