JPS63100697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63100697A JPS63100697A JP61246553A JP24655386A JPS63100697A JP S63100697 A JPS63100697 A JP S63100697A JP 61246553 A JP61246553 A JP 61246553A JP 24655386 A JP24655386 A JP 24655386A JP S63100697 A JPS63100697 A JP S63100697A
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- JP
- Japan
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- transistor
- emitter
- current
- base
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に動作速度の向上
に関する。
に関する。
従来までの半導体記憶装置のアドレス・デコーダ回路の
一例を第４図に示す。複数のメモリセル、Ｍｌｌ〜Ｍ２
２と複数のワードＷＴＩ、ＷＴ２を有する半導体記憶装
置において、アドレス信号Ａｌｌ、Ａ２１を入力とする
電流切換スイッチの反転出力Ｔ２１ヲ７− ）’ドライ
バ・トランジスタＱＷＩに接続するアドレス・デコーダ
、およびアドレス信号Ａ１２゜Ａ２２を入力とする電流
切換スイッチの反転出力Ｔ２２をワードドライバ・トラ
ンジスタＱＷ２に接続するアドレス・デコーダを有して
いる。選択されるワードは複数のワードのうち嘔一つで
あり、−例としてＷＴＩが選択される場合、アドレス信
号入力Ａｌｌ、Ａ２１は共に低レベルであり、トランジ
スタＱＡＩ １ 、 ＱＡ２１は共に非導通状態にあシ
反転出力Ｔｌｌは高レベルとなり、ワード駆動トランジ
スタＱＷＩを介し、ワード線ＷＴＩを高レベルに設定す
る。非選択ワードＷ２においては、アドレス信号Ａ１２
．Ａ２２の少なくとも一方どちらかが高レベルにあり、
トランジスタＱＡ１２．ＱＡ２１の／１）なくとも一方
が導通状態にあり、反転出力Ｔ２２は低レベルとなり、
ワード駆動トランジスタＱＷ２を介し、非選択ワードＷ
２は低レベルに設定される。
一例を第４図に示す。複数のメモリセル、Ｍｌｌ〜Ｍ２
２と複数のワードＷＴＩ、ＷＴ２を有する半導体記憶装
置において、アドレス信号Ａｌｌ、Ａ２１を入力とする
電流切換スイッチの反転出力Ｔ２１ヲ７− ）’ドライ
バ・トランジスタＱＷＩに接続するアドレス・デコーダ
、およびアドレス信号Ａ１２゜Ａ２２を入力とする電流
切換スイッチの反転出力Ｔ２２をワードドライバ・トラ
ンジスタＱＷ２に接続するアドレス・デコーダを有して
いる。選択されるワードは複数のワードのうち嘔一つで
あり、−例としてＷＴＩが選択される場合、アドレス信
号入力Ａｌｌ、Ａ２１は共に低レベルであり、トランジ
スタＱＡＩ １ 、 ＱＡ２１は共に非導通状態にあシ
反転出力Ｔｌｌは高レベルとなり、ワード駆動トランジ
スタＱＷＩを介し、ワード線ＷＴＩを高レベルに設定す
る。非選択ワードＷ２においては、アドレス信号Ａ１２
．Ａ２２の少なくとも一方どちらかが高レベルにあり、
トランジスタＱＡ１２．ＱＡ２１の／１）なくとも一方
が導通状態にあり、反転出力Ｔ２２は低レベルとなり、
ワード駆動トランジスタＱＷ２を介し、非選択ワードＷ
２は低レベルに設定される。
ここで比較信号入力Ｖ ＲｇＦ に印加されるレベルは
常に一定のレベルを保ち、アドレス信号入力ＡＩｌ〜Ａ
２２の高レベルと低レベルの中間１直に設定される。−
例としてアドレス信号入力レベルが高レベルとして一〇
、 ８ Ｖ １低レベルとして−１，６Ｖが与えられた
場合比較入力信号レベルは−１，２ｖの一定レベルを保
持している。
常に一定のレベルを保ち、アドレス信号入力ＡＩｌ〜Ａ
２２の高レベルと低レベルの中間１直に設定される。−
例としてアドレス信号入力レベルが高レベルとして一〇
、 ８ Ｖ １低レベルとして−１，６Ｖが与えられた
場合比較入力信号レベルは−１，２ｖの一定レベルを保
持している。
ここでアドレス・デコーダのＷ流切換スイッチの電流切
換えは電流切換スイッチの共通エミッタの電位により行
なわれる。すなわちアドレス信号入力Ａｌ ｌ 、Ａ２
１が共に低レベルの信号電圧が印加されると共通エミッ
タ端子Ｔｌｌの電位が低下し、トランジスタＱＡ３１が
導通する電位まで低下するとトランジスタＱＡ１１．Ｑ
Ａ２１からＱＡ３１に電流が切換わる。この様に電流の
切換えがアドレス信号入力Ａｌｌ、Ａ２１に対応した共
通エミッタＴｌｌの電位変化により電流切換えが行なわ
れるので動作速度に限界がある。
換えは電流切換スイッチの共通エミッタの電位により行
なわれる。すなわちアドレス信号入力Ａｌ ｌ 、Ａ２
１が共に低レベルの信号電圧が印加されると共通エミッ
タ端子Ｔｌｌの電位が低下し、トランジスタＱＡ３１が
導通する電位まで低下するとトランジスタＱＡ１１．Ｑ
Ａ２１からＱＡ３１に電流が切換わる。この様に電流の
切換えがアドレス信号入力Ａｌｌ、Ａ２１に対応した共
通エミッタＴｌｌの電位変化により電流切換えが行なわ
れるので動作速度に限界がある。
本発明の半導体記憶装置において、ワードデコーダ部は
複数のアドレス入力と比較入力からなるエミッタ結合電
流切換スイッチにその共通エミッタをベースを接続し、
コレクタを比較入力に接続し、エミッタを抵抗を介し電
源に接続したトランジスタを付加し、また比較入力は抵
抗を介して比較電圧発生回路に接続する構成を有してい
る。
複数のアドレス入力と比較入力からなるエミッタ結合電
流切換スイッチにその共通エミッタをベースを接続し、
コレクタを比較入力に接続し、エミッタを抵抗を介し電
源に接続したトランジスタを付加し、また比較入力は抵
抗を介して比較電圧発生回路に接続する構成を有してい
る。
次に本発明について図面を参照して説明する。
第１図は本発明による半導体記憶装置のアドレス・デコ
ーダ部を示した回路図であシ、アドレス信号Ａ１３．Ａ
２３を入力とする電流切換スイッチの反転出力Ｔ１３よ
りワード駆動トランジスタＱＷ３を介してワード線ＷＴ
３を駆動する。電流切換スイッチの共通エミッタには電
流切換スイッチの比較入力レベルを制御する、トランジ
スタＱＡ４３のベースが接続し、トランジスタＱＡ４３
のコレクタは電流切換スイッチの比較入力トランジスタ
ＱＡ３３のベースに接続し、かつ、抵抗Ｒ２３を介して
、比較定電圧発生源端子ＶＲＥＦ に接続される。ワー
ド線ＷＴ４についても同様に、アドレス信号Ａ１４．Ａ
２４を信号入力とする電流切換スイッチとワード駆動ト
ランジスタＱＷ４と、比較入力制御トランジスタＱＡ４
４から構成されている。ワードの選択は従来と同様唯一
つ選択されその場合、該当のアドレス入力全て低レベル
となる。−例としてＷＴ３の場合においては、Ａ１３．
Ａ２３が低レベルとなり、反転出力Ｔ２３が高レベルと
なり、ワード駆動トランジスタＱＷ３を高レベルに設定
し、非選択ワードＷＴ４はアドレス信号入力Ａ１４．Ａ
２４の少なくとも一方′！ｉ−窩しベルとし、トランジ
スタＱ１４．Ｑ２４Ｏ少なくとも一方を導通させ、反転
出力が低レベルであり、ワード駆動トランジスタＱＷ４
を介し、ワード線Ｗ４ｔ−低レペルに設定する。ここで
、ワード線が選択から非選択へ移行する状態を考えると
アドレス入力Ａ１３から低レベルから高レベルへ切り換
ろうとする時トランジスタＱＡ１３のベース電位が比較
入力トランジスタＱＡ３３のベース電位よシ高レベルと
なシ、トランジスタＱＡ３３からＱＡ１３に電流を切換
えようとする際に、共通エミッタがＱＡ１３のベース電
位の上昇に追従して上昇し始めると、トランジスタＱＡ
４３のベース電位が上昇し、ＱＡ４３の電流が増加し始
め、抵抗Ｒ２３における電圧降下が増大し、比較入力ト
ランジスタＱＡ３３のベース電位が下がシ始める。また
逆に非選択から選択へ切換れる場合、−例としてＡ２３
が高レベル、Ａ１３が低レベルであり、アドレス信号Ａ
２３が高レベルから低レベルへ切り換ろうとするのに追
従し、共通エミッタ電位Ｔ１３の電位が下降するので、
トランジスタＱＡ４３のベース電位も同様に下降し、ト
ランジスタＱＡ４３の電流を減少せしめるので抵抗Ｒ２
３における電位降下が減少し、比較入力トランジスタＱ
Ａ３３のベース入力の電位が上昇してくる。第２図には
このアドレス信号入力Ａ１３と比較入力トランジスタＱ
Ａ４３のベース電位の関係を表わす図でありアドレス信
号入力が振巾が一〇、８■から−１，６ｖの振巾をもつ
のに対して、比較入力において、−１，１から−１，３
■まで変化することにより電流の切換え時において、極
めて高速に電流切換動作を行なうことができる。
ーダ部を示した回路図であシ、アドレス信号Ａ１３．Ａ
２３を入力とする電流切換スイッチの反転出力Ｔ１３よ
りワード駆動トランジスタＱＷ３を介してワード線ＷＴ
３を駆動する。電流切換スイッチの共通エミッタには電
流切換スイッチの比較入力レベルを制御する、トランジ
スタＱＡ４３のベースが接続し、トランジスタＱＡ４３
のコレクタは電流切換スイッチの比較入力トランジスタ
ＱＡ３３のベースに接続し、かつ、抵抗Ｒ２３を介して
、比較定電圧発生源端子ＶＲＥＦ に接続される。ワー
ド線ＷＴ４についても同様に、アドレス信号Ａ１４．Ａ
２４を信号入力とする電流切換スイッチとワード駆動ト
ランジスタＱＷ４と、比較入力制御トランジスタＱＡ４
４から構成されている。ワードの選択は従来と同様唯一
つ選択されその場合、該当のアドレス入力全て低レベル
となる。−例としてＷＴ３の場合においては、Ａ１３．
Ａ２３が低レベルとなり、反転出力Ｔ２３が高レベルと
なり、ワード駆動トランジスタＱＷ３を高レベルに設定
し、非選択ワードＷＴ４はアドレス信号入力Ａ１４．Ａ
２４の少なくとも一方′！ｉ−窩しベルとし、トランジ
スタＱ１４．Ｑ２４Ｏ少なくとも一方を導通させ、反転
出力が低レベルであり、ワード駆動トランジスタＱＷ４
を介し、ワード線Ｗ４ｔ−低レペルに設定する。ここで
、ワード線が選択から非選択へ移行する状態を考えると
アドレス入力Ａ１３から低レベルから高レベルへ切り換
ろうとする時トランジスタＱＡ１３のベース電位が比較
入力トランジスタＱＡ３３のベース電位よシ高レベルと
なシ、トランジスタＱＡ３３からＱＡ１３に電流を切換
えようとする際に、共通エミッタがＱＡ１３のベース電
位の上昇に追従して上昇し始めると、トランジスタＱＡ
４３のベース電位が上昇し、ＱＡ４３の電流が増加し始
め、抵抗Ｒ２３における電圧降下が増大し、比較入力ト
ランジスタＱＡ３３のベース電位が下がシ始める。また
逆に非選択から選択へ切換れる場合、−例としてＡ２３
が高レベル、Ａ１３が低レベルであり、アドレス信号Ａ
２３が高レベルから低レベルへ切り換ろうとするのに追
従し、共通エミッタ電位Ｔ１３の電位が下降するので、
トランジスタＱＡ４３のベース電位も同様に下降し、ト
ランジスタＱＡ４３の電流を減少せしめるので抵抗Ｒ２
３における電位降下が減少し、比較入力トランジスタＱ
Ａ３３のベース入力の電位が上昇してくる。第２図には
このアドレス信号入力Ａ１３と比較入力トランジスタＱ
Ａ４３のベース電位の関係を表わす図でありアドレス信
号入力が振巾が一〇、８■から−１，６ｖの振巾をもつ
のに対して、比較入力において、−１，１から−１，３
■まで変化することにより電流の切換え時において、極
めて高速に電流切換動作を行なうことができる。
第３図に本発明における第２の実施例を示す。
第３図において各アドレスデコーダの電流切換スイッチ
の比較入力側を抵抗Ｒ２５およびＲ２６を介し共通抵抗
Ｒ３０を介し接地している。アドレスデコーダの電流切
換スイッチの状態は、選択される唯一の電流切換スイッ
チの比較入力トランジスタが導通状態であり、他のデコ
ーダ出力は非選択状態で、比較入力側トランジスタが非
導通状態にあるため、共通抵抗Ｒ３０に流れる電流は常
に一定で、Ｒ３０における電位降下は一定値となり、ア
ドレスの選択状態により抵抗Ｒ２５または、Ｒ２６の電
位降下により、比較入力トランジスタのベース電位を制
御する構成としている。
の比較入力側を抵抗Ｒ２５およびＲ２６を介し共通抵抗
Ｒ３０を介し接地している。アドレスデコーダの電流切
換スイッチの状態は、選択される唯一の電流切換スイッ
チの比較入力トランジスタが導通状態であり、他のデコ
ーダ出力は非選択状態で、比較入力側トランジスタが非
導通状態にあるため、共通抵抗Ｒ３０に流れる電流は常
に一定で、Ｒ３０における電位降下は一定値となり、ア
ドレスの選択状態により抵抗Ｒ２５または、Ｒ２６の電
位降下により、比較入力トランジスタのベース電位を制
御する構成としている。
以上説明したように本発明においては、アドレス・デコ
ーダ部において電流切換スイッチの動作時にアドレス信
号のみならず比較入力側電位も制御することにより動作
速度を向上できる効果がある。
ーダ部において電流切換スイッチの動作時にアドレス信
号のみならず比較入力側電位も制御することにより動作
速度を向上できる効果がある。
第１図は本発明における半導体記憶装置の第１の実施例
におけるアドレス・デコーダ部を示す回路図、第２図は
第１図におけるアドレス信号入力と比較入力の電位関係
を示す説明図。第３図は本発明の第２の実施例における
アドレス・デコーダを示す回路図。第４図は従来例を示
す回路図。 図中、Ｍ１１〜Ｍ２６・・・・・・メモリセル、ＷＴ１
〜ＷＴ６・・・・・・ワード線、ＱＷ１〜ＱＷ６・・・
・・・ワード、駆動トランジスタ、Ａ１１〜Ａ２６・・
・・・・アドレス信号、Ｊｌｌ〜Ｊ１６・・・・・・定
電流源、ＶＲＩｉｉＦ ・・・・・・比較入力定電圧
発生源端子、ＱＡＩＩ−ＱＡ２６・・・・・−アドレス
入力側電流切換スイッチ・トランジスタ、ＱＡ１５〜Ｑ
Ａ３５・・・・・・比較入力側電流切戻スイッチ・トラ
ンジスタ、ＱＡ４３−ＱＡ４６・・・・・・比較入力電
圧制御トランジスタ、Ｒ２３〜Ｒ２６・・・・・・比較
入力電圧制御抵抗。 代理人 弁理士 内 原 日１ Ｙ ｌ 図 ＄ ３ 回 ４４ 回
におけるアドレス・デコーダ部を示す回路図、第２図は
第１図におけるアドレス信号入力と比較入力の電位関係
を示す説明図。第３図は本発明の第２の実施例における
アドレス・デコーダを示す回路図。第４図は従来例を示
す回路図。 図中、Ｍ１１〜Ｍ２６・・・・・・メモリセル、ＷＴ１
〜ＷＴ６・・・・・・ワード線、ＱＷ１〜ＱＷ６・・・
・・・ワード、駆動トランジスタ、Ａ１１〜Ａ２６・・
・・・・アドレス信号、Ｊｌｌ〜Ｊ１６・・・・・・定
電流源、ＶＲＩｉｉＦ ・・・・・・比較入力定電圧
発生源端子、ＱＡＩＩ−ＱＡ２６・・・・・−アドレス
入力側電流切換スイッチ・トランジスタ、ＱＡ１５〜Ｑ
Ａ３５・・・・・・比較入力側電流切戻スイッチ・トラ
ンジスタ、ＱＡ４３−ＱＡ４６・・・・・・比較入力電
圧制御トランジスタ、Ｒ２３〜Ｒ２６・・・・・・比較
入力電圧制御抵抗。 代理人 弁理士 内 原 日１ Ｙ ｌ 図 ＄ ３ 回 ４４ 回
Claims (1)
- 複数のメモリセルと、複数のワードおよび、ワードデコ
ーダを有する半導体記憶装置において、複数のアドレス
信号を各々ベースに接続し、コレクタを共通とし、抵抗
を介して第１の電源に接続し、該共通コレクタをワード
ドライバに接続する第１のトランジスタ群と、比較信号
をベースに接続し、コレクタを第１の電源に接続する第
２のトランジスタから成るエミッタ結合電流切換スイッ
チの共通エミッタをベースに接続し、コレクタを前記電
流切換スイッチの比較入力に接続し、エミッタを抵抗を
介し第２の電源に接続する第３の比較入力電圧制御用ト
ランジスタを有し、前記比較信号入力を抵抗を介して比
較電圧発生回路に接続しれことを特徴とするワードデコ
ーダを有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246553A JPS63100697A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61246553A JPS63100697A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100697A true JPS63100697A (ja) | 1988-05-02 |
Family
ID=17150126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61246553A Pending JPS63100697A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8238100B2 (en) | 2009-12-25 | 2012-08-07 | Kabushiki Kaisha Toshiba | Centrifugal fan and electronic apparatus |
-
1986
- 1986-10-16 JP JP61246553A patent/JPS63100697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8238100B2 (en) | 2009-12-25 | 2012-08-07 | Kabushiki Kaisha Toshiba | Centrifugal fan and electronic apparatus |
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