JPS63100697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63100697A JPS63100697A JP61246553A JP24655386A JPS63100697A JP S63100697 A JPS63100697 A JP S63100697A JP 61246553 A JP61246553 A JP 61246553A JP 24655386 A JP24655386 A JP 24655386A JP S63100697 A JPS63100697 A JP S63100697A
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- JP
- Japan
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- transistor
- emitter
- current
- base
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に動作速度の向上
に関する。
に関する。
従来までの半導体記憶装置のアドレス・デコーダ回路の
一例を第4図に示す。複数のメモリセル、Mll〜M2
2と複数のワードWTI、WT2を有する半導体記憶装
置において、アドレス信号All、A21を入力とする
電流切換スイッチの反転出力T21ヲ7− )’ドライ
バ・トランジスタQWIに接続するアドレス・デコーダ
、およびアドレス信号A12゜A22を入力とする電流
切換スイッチの反転出力T22をワードドライバ・トラ
ンジスタQW2に接続するアドレス・デコーダを有して
いる。選択されるワードは複数のワードのうち嘔一つで
あり、−例としてWTIが選択される場合、アドレス信
号入力All、A21は共に低レベルであり、トランジ
スタQAI 1 、 QA21は共に非導通状態にあシ
反転出力Tllは高レベルとなり、ワード駆動トランジ
スタQWIを介し、ワード線WTIを高レベルに設定す
る。非選択ワードW2においては、アドレス信号A12
.A22の少なくとも一方どちらかが高レベルにあり、
トランジスタQA12.QA21の/1)なくとも一方
が導通状態にあり、反転出力T22は低レベルとなり、
ワード駆動トランジスタQW2を介し、非選択ワードW
2は低レベルに設定される。
一例を第4図に示す。複数のメモリセル、Mll〜M2
2と複数のワードWTI、WT2を有する半導体記憶装
置において、アドレス信号All、A21を入力とする
電流切換スイッチの反転出力T21ヲ7− )’ドライ
バ・トランジスタQWIに接続するアドレス・デコーダ
、およびアドレス信号A12゜A22を入力とする電流
切換スイッチの反転出力T22をワードドライバ・トラ
ンジスタQW2に接続するアドレス・デコーダを有して
いる。選択されるワードは複数のワードのうち嘔一つで
あり、−例としてWTIが選択される場合、アドレス信
号入力All、A21は共に低レベルであり、トランジ
スタQAI 1 、 QA21は共に非導通状態にあシ
反転出力Tllは高レベルとなり、ワード駆動トランジ
スタQWIを介し、ワード線WTIを高レベルに設定す
る。非選択ワードW2においては、アドレス信号A12
.A22の少なくとも一方どちらかが高レベルにあり、
トランジスタQA12.QA21の/1)なくとも一方
が導通状態にあり、反転出力T22は低レベルとなり、
ワード駆動トランジスタQW2を介し、非選択ワードW
2は低レベルに設定される。
ここで比較信号入力V RgF に印加されるレベルは
常に一定のレベルを保ち、アドレス信号入力AIl〜A
22の高レベルと低レベルの中間1直に設定される。−
例としてアドレス信号入力レベルが高レベルとして一〇
、 8 V 1低レベルとして−1,6Vが与えられた
場合比較入力信号レベルは−1,2vの一定レベルを保
持している。
常に一定のレベルを保ち、アドレス信号入力AIl〜A
22の高レベルと低レベルの中間1直に設定される。−
例としてアドレス信号入力レベルが高レベルとして一〇
、 8 V 1低レベルとして−1,6Vが与えられた
場合比較入力信号レベルは−1,2vの一定レベルを保
持している。
ここでアドレス・デコーダのW流切換スイッチの電流切
換えは電流切換スイッチの共通エミッタの電位により行
なわれる。すなわちアドレス信号入力Al l 、A2
1が共に低レベルの信号電圧が印加されると共通エミッ
タ端子Tllの電位が低下し、トランジスタQA31が
導通する電位まで低下するとトランジスタQA11.Q
A21からQA31に電流が切換わる。この様に電流の
切換えがアドレス信号入力All、A21に対応した共
通エミッタTllの電位変化により電流切換えが行なわ
れるので動作速度に限界がある。
換えは電流切換スイッチの共通エミッタの電位により行
なわれる。すなわちアドレス信号入力Al l 、A2
1が共に低レベルの信号電圧が印加されると共通エミッ
タ端子Tllの電位が低下し、トランジスタQA31が
導通する電位まで低下するとトランジスタQA11.Q
A21からQA31に電流が切換わる。この様に電流の
切換えがアドレス信号入力All、A21に対応した共
通エミッタTllの電位変化により電流切換えが行なわ
れるので動作速度に限界がある。
本発明の半導体記憶装置において、ワードデコーダ部は
複数のアドレス入力と比較入力からなるエミッタ結合電
流切換スイッチにその共通エミッタをベースを接続し、
コレクタを比較入力に接続し、エミッタを抵抗を介し電
源に接続したトランジスタを付加し、また比較入力は抵
抗を介して比較電圧発生回路に接続する構成を有してい
る。
複数のアドレス入力と比較入力からなるエミッタ結合電
流切換スイッチにその共通エミッタをベースを接続し、
コレクタを比較入力に接続し、エミッタを抵抗を介し電
源に接続したトランジスタを付加し、また比較入力は抵
抗を介して比較電圧発生回路に接続する構成を有してい
る。
次に本発明について図面を参照して説明する。
第1図は本発明による半導体記憶装置のアドレス・デコ
ーダ部を示した回路図であシ、アドレス信号A13.A
23を入力とする電流切換スイッチの反転出力T13よ
りワード駆動トランジスタQW3を介してワード線WT
3を駆動する。電流切換スイッチの共通エミッタには電
流切換スイッチの比較入力レベルを制御する、トランジ
スタQA43のベースが接続し、トランジスタQA43
のコレクタは電流切換スイッチの比較入力トランジスタ
QA33のベースに接続し、かつ、抵抗R23を介して
、比較定電圧発生源端子VREF に接続される。ワー
ド線WT4についても同様に、アドレス信号A14.A
24を信号入力とする電流切換スイッチとワード駆動ト
ランジスタQW4と、比較入力制御トランジスタQA4
4から構成されている。ワードの選択は従来と同様唯一
つ選択されその場合、該当のアドレス入力全て低レベル
となる。−例としてWT3の場合においては、A13.
A23が低レベルとなり、反転出力T23が高レベルと
なり、ワード駆動トランジスタQW3を高レベルに設定
し、非選択ワードWT4はアドレス信号入力A14.A
24の少なくとも一方′!i−窩しベルとし、トランジ
スタQ14.Q24O少なくとも一方を導通させ、反転
出力が低レベルであり、ワード駆動トランジスタQW4
を介し、ワード線W4t−低レペルに設定する。ここで
、ワード線が選択から非選択へ移行する状態を考えると
アドレス入力A13から低レベルから高レベルへ切り換
ろうとする時トランジスタQA13のベース電位が比較
入力トランジスタQA33のベース電位よシ高レベルと
なシ、トランジスタQA33からQA13に電流を切換
えようとする際に、共通エミッタがQA13のベース電
位の上昇に追従して上昇し始めると、トランジスタQA
43のベース電位が上昇し、QA43の電流が増加し始
め、抵抗R23における電圧降下が増大し、比較入力ト
ランジスタQA33のベース電位が下がシ始める。また
逆に非選択から選択へ切換れる場合、−例としてA23
が高レベル、A13が低レベルであり、アドレス信号A
23が高レベルから低レベルへ切り換ろうとするのに追
従し、共通エミッタ電位T13の電位が下降するので、
トランジスタQA43のベース電位も同様に下降し、ト
ランジスタQA43の電流を減少せしめるので抵抗R2
3における電位降下が減少し、比較入力トランジスタQ
A33のベース入力の電位が上昇してくる。第2図には
このアドレス信号入力A13と比較入力トランジスタQ
A43のベース電位の関係を表わす図でありアドレス信
号入力が振巾が一〇、8■から−1,6vの振巾をもつ
のに対して、比較入力において、−1,1から−1,3
■まで変化することにより電流の切換え時において、極
めて高速に電流切換動作を行なうことができる。
ーダ部を示した回路図であシ、アドレス信号A13.A
23を入力とする電流切換スイッチの反転出力T13よ
りワード駆動トランジスタQW3を介してワード線WT
3を駆動する。電流切換スイッチの共通エミッタには電
流切換スイッチの比較入力レベルを制御する、トランジ
スタQA43のベースが接続し、トランジスタQA43
のコレクタは電流切換スイッチの比較入力トランジスタ
QA33のベースに接続し、かつ、抵抗R23を介して
、比較定電圧発生源端子VREF に接続される。ワー
ド線WT4についても同様に、アドレス信号A14.A
24を信号入力とする電流切換スイッチとワード駆動ト
ランジスタQW4と、比較入力制御トランジスタQA4
4から構成されている。ワードの選択は従来と同様唯一
つ選択されその場合、該当のアドレス入力全て低レベル
となる。−例としてWT3の場合においては、A13.
A23が低レベルとなり、反転出力T23が高レベルと
なり、ワード駆動トランジスタQW3を高レベルに設定
し、非選択ワードWT4はアドレス信号入力A14.A
24の少なくとも一方′!i−窩しベルとし、トランジ
スタQ14.Q24O少なくとも一方を導通させ、反転
出力が低レベルであり、ワード駆動トランジスタQW4
を介し、ワード線W4t−低レペルに設定する。ここで
、ワード線が選択から非選択へ移行する状態を考えると
アドレス入力A13から低レベルから高レベルへ切り換
ろうとする時トランジスタQA13のベース電位が比較
入力トランジスタQA33のベース電位よシ高レベルと
なシ、トランジスタQA33からQA13に電流を切換
えようとする際に、共通エミッタがQA13のベース電
位の上昇に追従して上昇し始めると、トランジスタQA
43のベース電位が上昇し、QA43の電流が増加し始
め、抵抗R23における電圧降下が増大し、比較入力ト
ランジスタQA33のベース電位が下がシ始める。また
逆に非選択から選択へ切換れる場合、−例としてA23
が高レベル、A13が低レベルであり、アドレス信号A
23が高レベルから低レベルへ切り換ろうとするのに追
従し、共通エミッタ電位T13の電位が下降するので、
トランジスタQA43のベース電位も同様に下降し、ト
ランジスタQA43の電流を減少せしめるので抵抗R2
3における電位降下が減少し、比較入力トランジスタQ
A33のベース入力の電位が上昇してくる。第2図には
このアドレス信号入力A13と比較入力トランジスタQ
A43のベース電位の関係を表わす図でありアドレス信
号入力が振巾が一〇、8■から−1,6vの振巾をもつ
のに対して、比較入力において、−1,1から−1,3
■まで変化することにより電流の切換え時において、極
めて高速に電流切換動作を行なうことができる。
第3図に本発明における第2の実施例を示す。
第3図において各アドレスデコーダの電流切換スイッチ
の比較入力側を抵抗R25およびR26を介し共通抵抗
R30を介し接地している。アドレスデコーダの電流切
換スイッチの状態は、選択される唯一の電流切換スイッ
チの比較入力トランジスタが導通状態であり、他のデコ
ーダ出力は非選択状態で、比較入力側トランジスタが非
導通状態にあるため、共通抵抗R30に流れる電流は常
に一定で、R30における電位降下は一定値となり、ア
ドレスの選択状態により抵抗R25または、R26の電
位降下により、比較入力トランジスタのベース電位を制
御する構成としている。
の比較入力側を抵抗R25およびR26を介し共通抵抗
R30を介し接地している。アドレスデコーダの電流切
換スイッチの状態は、選択される唯一の電流切換スイッ
チの比較入力トランジスタが導通状態であり、他のデコ
ーダ出力は非選択状態で、比較入力側トランジスタが非
導通状態にあるため、共通抵抗R30に流れる電流は常
に一定で、R30における電位降下は一定値となり、ア
ドレスの選択状態により抵抗R25または、R26の電
位降下により、比較入力トランジスタのベース電位を制
御する構成としている。
以上説明したように本発明においては、アドレス・デコ
ーダ部において電流切換スイッチの動作時にアドレス信
号のみならず比較入力側電位も制御することにより動作
速度を向上できる効果がある。
ーダ部において電流切換スイッチの動作時にアドレス信
号のみならず比較入力側電位も制御することにより動作
速度を向上できる効果がある。
第1図は本発明における半導体記憶装置の第1の実施例
におけるアドレス・デコーダ部を示す回路図、第2図は
第1図におけるアドレス信号入力と比較入力の電位関係
を示す説明図。第3図は本発明の第2の実施例における
アドレス・デコーダを示す回路図。第4図は従来例を示
す回路図。 図中、M11〜M26・・・・・・メモリセル、WT1
〜WT6・・・・・・ワード線、QW1〜QW6・・・
・・・ワード、駆動トランジスタ、A11〜A26・・
・・・・アドレス信号、Jll〜J16・・・・・・定
電流源、VRIiiF ・・・・・・比較入力定電圧
発生源端子、QAII−QA26・・・・・−アドレス
入力側電流切換スイッチ・トランジスタ、QA15〜Q
A35・・・・・・比較入力側電流切戻スイッチ・トラ
ンジスタ、QA43−QA46・・・・・・比較入力電
圧制御トランジスタ、R23〜R26・・・・・・比較
入力電圧制御抵抗。 代理人 弁理士 内 原 日1 Y l 図 $ 3 回 44 回
におけるアドレス・デコーダ部を示す回路図、第2図は
第1図におけるアドレス信号入力と比較入力の電位関係
を示す説明図。第3図は本発明の第2の実施例における
アドレス・デコーダを示す回路図。第4図は従来例を示
す回路図。 図中、M11〜M26・・・・・・メモリセル、WT1
〜WT6・・・・・・ワード線、QW1〜QW6・・・
・・・ワード、駆動トランジスタ、A11〜A26・・
・・・・アドレス信号、Jll〜J16・・・・・・定
電流源、VRIiiF ・・・・・・比較入力定電圧
発生源端子、QAII−QA26・・・・・−アドレス
入力側電流切換スイッチ・トランジスタ、QA15〜Q
A35・・・・・・比較入力側電流切戻スイッチ・トラ
ンジスタ、QA43−QA46・・・・・・比較入力電
圧制御トランジスタ、R23〜R26・・・・・・比較
入力電圧制御抵抗。 代理人 弁理士 内 原 日1 Y l 図 $ 3 回 44 回
Claims (1)
- 複数のメモリセルと、複数のワードおよび、ワードデコ
ーダを有する半導体記憶装置において、複数のアドレス
信号を各々ベースに接続し、コレクタを共通とし、抵抗
を介して第1の電源に接続し、該共通コレクタをワード
ドライバに接続する第1のトランジスタ群と、比較信号
をベースに接続し、コレクタを第1の電源に接続する第
2のトランジスタから成るエミッタ結合電流切換スイッ
チの共通エミッタをベースに接続し、コレクタを前記電
流切換スイッチの比較入力に接続し、エミッタを抵抗を
介し第2の電源に接続する第3の比較入力電圧制御用ト
ランジスタを有し、前記比較信号入力を抵抗を介して比
較電圧発生回路に接続しれことを特徴とするワードデコ
ーダを有する半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61246553A JPS63100697A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61246553A JPS63100697A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63100697A true JPS63100697A (ja) | 1988-05-02 |
Family
ID=17150126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61246553A Pending JPS63100697A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63100697A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8238100B2 (en) | 2009-12-25 | 2012-08-07 | Kabushiki Kaisha Toshiba | Centrifugal fan and electronic apparatus |
-
1986
- 1986-10-16 JP JP61246553A patent/JPS63100697A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8238100B2 (en) | 2009-12-25 | 2012-08-07 | Kabushiki Kaisha Toshiba | Centrifugal fan and electronic apparatus |
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