JPS62114189A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62114189A JPS62114189A JP60255244A JP25524485A JPS62114189A JP S62114189 A JPS62114189 A JP S62114189A JP 60255244 A JP60255244 A JP 60255244A JP 25524485 A JP25524485 A JP 25524485A JP S62114189 A JPS62114189 A JP S62114189A
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- Japan
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- potential
- decoder
- constant voltage
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関し、特に、直流的な動
作マージンの改良に関する。
作マージンの改良に関する。
従来の技術について図例を用い説明する。第２図は従来
技術に８ける半導体メモリの一部を示す回路図である。
技術に８ける半導体メモリの一部を示す回路図である。
複数のメモリセルＭｌｌ、Ｍ１２゜Ｍ２１．Ｍ２２
が各々ワード線Ｗ１１．Ｗ１２ に接続し、メモリセ
ル群を構成している。ワード線Ｗ１１は、トランジスタ
ＱＩＯ，Ｑｌｌ、Ｑ１２による電流切換スイッチより構
成されるデコーダ回路Ｕｌｌにて選択され、このデコー
ダ出力をワード駆動トランジスタＱ１３にてワード線Ｗ
ｌｌを駆動する。ワード線Ｗ２１についても同様に、ワ
ード・デコーダ回路Ｕ２１２よびワード駆動トランジス
タＱ２３によって駆動される。ワード線Ｗｌｌが非選択
状態の時、ワード・デコーダ人力ＸＩ １ 、Ｘｌ ２
の少な（とも一方が比較人力ＲＥＦに対し、高電位に６
す、トランジスタＱ１２が非導通、トランジスタＱ１０
．Ｑｌｌの少なくと４１一方が導通状態となり、ワード
・デコーダ出力ＷＤＩＩ の電位はＧＮＤより 下し九低電位状態となる。
が各々ワード線Ｗ１１．Ｗ１２ に接続し、メモリセ
ル群を構成している。ワード線Ｗ１１は、トランジスタ
ＱＩＯ，Ｑｌｌ、Ｑ１２による電流切換スイッチより構
成されるデコーダ回路Ｕｌｌにて選択され、このデコー
ダ出力をワード駆動トランジスタＱ１３にてワード線Ｗ
ｌｌを駆動する。ワード線Ｗ２１についても同様に、ワ
ード・デコーダ回路Ｕ２１２よびワード駆動トランジス
タＱ２３によって駆動される。ワード線Ｗｌｌが非選択
状態の時、ワード・デコーダ人力ＸＩ １ 、Ｘｌ ２
の少な（とも一方が比較人力ＲＥＦに対し、高電位に６
す、トランジスタＱ１２が非導通、トランジスタＱ１０
．Ｑｌｌの少なくと４１一方が導通状態となり、ワード
・デコーダ出力ＷＤＩＩ の電位はＧＮＤより 下し九低電位状態となる。
ここでｈＦＥ はワード駆動トランジスタＱ１３の電流
増巾率である。ワード線Ｗｌｌ が選択状態の時ワード
・デコーダ入力Ｘｌｌ、Ｘ１２のどちらも比較人力ＲＰ
Ｆに対し、低電位にあり、トランジスタＱ１２が導通、
トランジスタＱＩＯ，Ｑｌｌのどちらも非導通状態とな
り、ワード・デコーダ出力は、ワード駆動トランジスタ
Ｑ１３のベース高電位となる。尚１通常ワード°・デコ
ーダ電流切換スイッチの電流Ｉｌｌは、ワード駆動トラ
ンジスタＱ１３のベース電流に比べて充分大きい。
増巾率である。ワード線Ｗｌｌ が選択状態の時ワード
・デコーダ入力Ｘｌｌ、Ｘ１２のどちらも比較人力ＲＰ
Ｆに対し、低電位にあり、トランジスタＱ１２が導通、
トランジスタＱＩＯ，Ｑｌｌのどちらも非導通状態とな
り、ワード・デコーダ出力は、ワード駆動トランジスタ
Ｑ１３のベース高電位となる。尚１通常ワード°・デコ
ーダ電流切換スイッチの電流Ｉｌｌは、ワード駆動トラ
ンジスタＱ１３のベース電流に比べて充分大きい。
上述した従来の回路に２いて、選択時のワード・デコー
ダ出力の電位がワード駆動トランジスタＱ１３のベース
電流による電位降下によるため、ワード駆動トランジス
タの電流増幅率ｈＦＥ がばらつ（と、ワード・デコー
ダ出力の選択時の電圧が変動し、これに伴い、トランジ
スタＱ１３のベース−エミッタ間電圧だけレベルシフト
したワード線Ｗ１１の電位が変動し、ワード線の振幅が
変動するため、動作速度の変動Ｓよび動作上メモリセル
へのデータの読み出し、書き込みの制御電位に影響を及
ぼし１回路の動作マージを減少させる欠点を有する。
ダ出力の電位がワード駆動トランジスタＱ１３のベース
電流による電位降下によるため、ワード駆動トランジス
タの電流増幅率ｈＦＥ がばらつ（と、ワード・デコー
ダ出力の選択時の電圧が変動し、これに伴い、トランジ
スタＱ１３のベース−エミッタ間電圧だけレベルシフト
したワード線Ｗ１１の電位が変動し、ワード線の振幅が
変動するため、動作速度の変動Ｓよび動作上メモリセル
へのデータの読み出し、書き込みの制御電位に影響を及
ぼし１回路の動作マージを減少させる欠点を有する。
また、ワード°・デコーダ回路Ｕｌｌ、Ｕ２１は通常径
ワーｙＷ１１．Ｗ２１を各々選択するため、各ワードに
付随して規則的に配列されて２す、電源線ＶＣＣを共有
している。
ワーｙＷ１１．Ｗ２１を各々選択するため、各ワードに
付随して規則的に配列されて２す、電源線ＶＣＣを共有
している。
第３図は、電源線■ＣＣを共有したワード・デコーダ回
路Ｕｌｌ、Ｕ２１．Ｕ３１を有するメモリ回路を示した
もので、各ワードＵｌｌ、Ｕ２１．Ｕ３１間は各々ｖＣ
Ｃ電源配線の配線抵抗几Ｄ１．几Ｄ２゜ＲＤ３により接
続されてＳり電源配線抵抗による電位降下で各ワードの
位置により、デコーダ出力の電位が異なり、メモリセル
のワード数が大キい程、ワード間の電位降下は増大し、
ワード・デコーダ出力の選択時の電圧のばらつきが増大
し１回路の動作マージンを減少させる欠点を有する。
路Ｕｌｌ、Ｕ２１．Ｕ３１を有するメモリ回路を示した
もので、各ワードＵｌｌ、Ｕ２１．Ｕ３１間は各々ｖＣ
Ｃ電源配線の配線抵抗几Ｄ１．几Ｄ２゜ＲＤ３により接
続されてＳり電源配線抵抗による電位降下で各ワードの
位置により、デコーダ出力の電位が異なり、メモリセル
のワード数が大キい程、ワード間の電位降下は増大し、
ワード・デコーダ出力の選択時の電圧のばらつきが増大
し１回路の動作マージンを減少させる欠点を有する。
上述の従来技術の問題点を解決するため、本発明に２い
ては、デコーダの選択時の電位を設定する定電圧発生源
を有し、定電圧発生回路出力と各デコーダ出力をダイオ
−にて接続する構成をとっている。
ては、デコーダの選択時の電位を設定する定電圧発生源
を有し、定電圧発生回路出力と各デコーダ出力をダイオ
−にて接続する構成をとっている。
次に本発明について図面を参照して説明する。
第１図は本発明によるメモリ装置の回路の一部分を示し
たものである。ワード線Ｗ１１ には複数個のメモリセ
ルＭｌｌ、Ｍ１２が接続されてＳす、ワード線Ｗ１１
はトランジスタＱ１０．Ｑｌｌ、Ｑ１２による電流切換
スイッチより構成されるデコーダ回路Ｕｌｌにより、選
択、非選択が切り換わり。
たものである。ワード線Ｗ１１ には複数個のメモリセ
ルＭｌｌ、Ｍ１２が接続されてＳす、ワード線Ｗ１１
はトランジスタＱ１０．Ｑｌｌ、Ｑ１２による電流切換
スイッチより構成されるデコーダ回路Ｕｌｌにより、選
択、非選択が切り換わり。
このデコーダ出力接続されるワード駆動トランジスタＱ
１３によりワード線を駆動する。ワード°線Ｗ１２につ
いても同様にワードデコーダ回路Ｕ１２８よび、ワード
駆動トランジスタＱ２１により選択、非選択を切換える
。各ワード°・デコーダ出力Ｗｌ）１１ 、 ＷＤ２１
にはクランク用ダイオードＤｌｌ、Ｄ２１のアノードが
接続されてＳす、各ワードに付随するこのフラングダイ
オードのカンードは定電流源Ｊ１００．ダイオードＤ１
００、抵抗Ｒ１００より構成される定電圧発生源Ｕ１０
０の出力ＷＤ１００に接続される。
１３によりワード線を駆動する。ワード°線Ｗ１２につ
いても同様にワードデコーダ回路Ｕ１２８よび、ワード
駆動トランジスタＱ２１により選択、非選択を切換える
。各ワード°・デコーダ出力Ｗｌ）１１ 、 ＷＤ２１
にはクランク用ダイオードＤｌｌ、Ｄ２１のアノードが
接続されてＳす、各ワードに付随するこのフラングダイ
オードのカンードは定電流源Ｊ１００．ダイオードＤ１
００、抵抗Ｒ１００より構成される定電圧発生源Ｕ１０
０の出力ＷＤ１００に接続される。
ワード線Ｗｌｌが非選択状態にある時、ワードデコーダ
入力Ｘｌｌ、Ｘ１２の少なくとも一方が比較入力よりｔ
高電位にありトランジスタＱＩＯ。
入力Ｘｌｌ、Ｘ１２の少なくとも一方が比較入力よりｔ
高電位にありトランジスタＱＩＯ。
Ｑｌｌの少な（とも一方が導通状態、トランジスタＱ１
２が非導通状態にあり、ワード°・デコーダと出力ＷＤ
ＩＩをＩｌｌ・几１１なる電位降下により低電位状態に
ある。この状態で、ワード・デコーダ出力のＷＤＩＩの
電位ＶＷＤＮと定電圧発生回路Ｕ１００の出力電位ＶＷ
ＤＲの電位差ＶＷＤＮ −ＶＷＤＲはダイオ−）’Ｄｌ
ｌの導通させる電圧に至らず、ダイオードＤｌｌは非導
通状態となる。電位に、定電圧発生回路出力電位を設定
してＳ（。
２が非導通状態にあり、ワード°・デコーダと出力ＷＤ
ＩＩをＩｌｌ・几１１なる電位降下により低電位状態に
ある。この状態で、ワード・デコーダ出力のＷＤＩＩの
電位ＶＷＤＮと定電圧発生回路Ｕ１００の出力電位ＶＷ
ＤＲの電位差ＶＷＤＮ −ＶＷＤＲはダイオ−）’Ｄｌ
ｌの導通させる電圧に至らず、ダイオードＤｌｌは非導
通状態となる。電位に、定電圧発生回路出力電位を設定
してＳ（。
ワード・デコーダ入力Ｘ１１．Ｘ１２の電位のどちらも
、比較人力ＲＲＦの電位よりも低電位となり、ワード線
Ｗｌｌが非選択から各ワードの内６一 唯−選択状態に切換れると、トランジスタＱ１２が導通
状態、トランジスタＱＩＯ，Ｑｌｌのどちらも非導通状
態になり、ワード−デコーダ出力ＷＤＩＩが低電位から
、高電位に移り始めるが、ワード−デコード出力ＷＤＩ
Ｉの電位Ｖｗｎｓと定電圧発生回路Ｕ１００の出力電位
ＶＷＤＩＬの電位差Ｖｗｏｓ −Ｖｗｎｕ がクラン
プ用ダイオードＤｌｌを導通させる電圧以上となると、
ワード線ＷＤＩＩの選択時の電位は定電圧発生回路Ｕ１
００とダイオードＤｌｌで定まる電位によりクランプさ
れ、これ以上高電位には上昇しなくなる。従って、ワー
ド・デコーダ出力の選択時電位は定電圧発生回路Ｕ１０
０により任意のレベルに制御することが可能であり、ま
た定電圧発生回路出力Ｕ１００の電位が、トランジスタ
の電流増幅率ｈＦＥのばらつきと無関係に固定レベルに
設定されるため、ワード駆動トランジスタＱ１３の電流
増幅率ｈＦＥがばらついても５定電圧発生回路Ｕ１００
にて定まる電位にてクランプされるため、ワード・デコ
ーダ出力の選択時の電位に影響を受けない。
、比較人力ＲＲＦの電位よりも低電位となり、ワード線
Ｗｌｌが非選択から各ワードの内６一 唯−選択状態に切換れると、トランジスタＱ１２が導通
状態、トランジスタＱＩＯ，Ｑｌｌのどちらも非導通状
態になり、ワード−デコーダ出力ＷＤＩＩが低電位から
、高電位に移り始めるが、ワード−デコード出力ＷＤＩ
Ｉの電位Ｖｗｎｓと定電圧発生回路Ｕ１００の出力電位
ＶＷＤＩＬの電位差Ｖｗｏｓ −Ｖｗｎｕ がクラン
プ用ダイオードＤｌｌを導通させる電圧以上となると、
ワード線ＷＤＩＩの選択時の電位は定電圧発生回路Ｕ１
００とダイオードＤｌｌで定まる電位によりクランプさ
れ、これ以上高電位には上昇しなくなる。従って、ワー
ド・デコーダ出力の選択時電位は定電圧発生回路Ｕ１０
０により任意のレベルに制御することが可能であり、ま
た定電圧発生回路出力Ｕ１００の電位が、トランジスタ
の電流増幅率ｈＦＥのばらつきと無関係に固定レベルに
設定されるため、ワード駆動トランジスタＱ１３の電流
増幅率ｈＦＥがばらついても５定電圧発生回路Ｕ１００
にて定まる電位にてクランプされるため、ワード・デコ
ーダ出力の選択時の電位に影響を受けない。
また、各ワードフラング・ダイオードＤ１１゜Ｕ１２は
選択時のみ導通状態となり、その電流源Ｊ１００を共有
しているため、各クランプ・ダイオード２よび定電圧発
生回路Ｕ１００を結ぶ配線に２ける電位降下は、ワード
デコーダ回路Ｕ１１゜Ｕ２１を共有するＶＣＣ電源配線
に８ける電位降下より、充分小さくすることが可能であ
り、各ワード間に２ける選択状態に２けるワードデコー
ダ出力の電位のばらつきを小さくすることができる。
選択時のみ導通状態となり、その電流源Ｊ１００を共有
しているため、各クランプ・ダイオード２よび定電圧発
生回路Ｕ１００を結ぶ配線に２ける電位降下は、ワード
デコーダ回路Ｕ１１゜Ｕ２１を共有するＶＣＣ電源配線
に８ける電位降下より、充分小さくすることが可能であ
り、各ワード間に２ける選択状態に２けるワードデコー
ダ出力の電位のばらつきを小さくすることができる。
以上、説明した様に本発明は、ワード・デコーダ出力の
選択時の電位を、定電圧発生回路で発生される電位によ
り開側する事により、トランジスタの特性のばらつきに
よる選択時のワード線の電位変動、３よび電源配線の配
線抵抗の電位降下により生ずる各ワード間の電位のばら
つきを減少することができ、メモリの動作余裕を大きく
とれる効果がある。
選択時の電位を、定電圧発生回路で発生される電位によ
り開側する事により、トランジスタの特性のばらつきに
よる選択時のワード線の電位変動、３よび電源配線の配
線抵抗の電位降下により生ずる各ワード間の電位のばら
つきを減少することができ、メモリの動作余裕を大きく
とれる効果がある。
第１図は本発明によるメモリ装置のワード°・デコーダ
回路周辺を示した回路図、第２図は従来にＳけるメモリ
装置のワードデコーダ回路周辺を示した回路図、第３図
は従来例による電源配線抵抗による電位降下を説明する
ワードデコーダ周辺の等価回路図。 図中 Ｍｌｌ 、Ｍ１２．Ｍ２１ 、Ｍ２２．ＭＢ２−
・・・・メモリセル、Ｗｌｌ、Ｗ２１．ＷＢ２・・・・
・・ワード線、Ｕｌｌ、Ｕ２１．Ｕ３１・・・・・・ワ
ード。デコーダ回路、Ｑｌ３．Ｑ２３．Ｑ３３−・・・
・・ワード１駆動用トランジスタ、ＱＩＯ、Ｑｌ １
、Ｑｌ ２ 。 Ｑ２０ 、Ｑ２１ 、Ｑ２２・・・・・・ワード・デコ
ーダ用電流スイッチ・トランジスタ、ＷＤｌｔ 、ＷＤ
２１・・・・・・ワード°・デコーダ出力、Ｕｌｏｏ・
・・・・・定電圧発生回路、Ｄｌｌ、Ｕ１２．Ｄｌｏｏ
・・・・・・クランプ用ダイオード０゜
回路周辺を示した回路図、第２図は従来にＳけるメモリ
装置のワードデコーダ回路周辺を示した回路図、第３図
は従来例による電源配線抵抗による電位降下を説明する
ワードデコーダ周辺の等価回路図。 図中 Ｍｌｌ 、Ｍ１２．Ｍ２１ 、Ｍ２２．ＭＢ２−
・・・・メモリセル、Ｗｌｌ、Ｗ２１．ＷＢ２・・・・
・・ワード線、Ｕｌｌ、Ｕ２１．Ｕ３１・・・・・・ワ
ード。デコーダ回路、Ｑｌ３．Ｑ２３．Ｑ３３−・・・
・・ワード１駆動用トランジスタ、ＱＩＯ、Ｑｌ １
、Ｑｌ ２ 。 Ｑ２０ 、Ｑ２１ 、Ｑ２２・・・・・・ワード・デコ
ーダ用電流スイッチ・トランジスタ、ＷＤｌｔ 、ＷＤ
２１・・・・・・ワード°・デコーダ出力、Ｕｌｏｏ・
・・・・・定電圧発生回路、Ｄｌｌ、Ｕ１２．Ｄｌｏｏ
・・・・・・クランプ用ダイオード０゜
Claims (1)
- 複数のメモリセルと、複数のワードからなるメモリセル
群と、各ワードの一つを選択するワード・デコーダ回路
と、該ワード・デコーダ回路出力に接続され、ワードを
駆動するワード駆動回路をふくむメモリ装置において、
前記ワード・デコーダの選択時のレベルを設定する定電
圧発生回路を有し、該定電圧発生回路出力と各ワード・
デコーダ回路出力をダイオードにて接続し、クランプし
たことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255244A JPS62114189A (ja) | 1985-11-13 | 1985-11-13 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255244A JPS62114189A (ja) | 1985-11-13 | 1985-11-13 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114189A true JPS62114189A (ja) | 1987-05-25 |
Family
ID=17276038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255244A Pending JPS62114189A (ja) | 1985-11-13 | 1985-11-13 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0406007A2 (en) * | 1989-06-30 | 1991-01-02 | Fujitsu Limited | Non volatile semiconductor memory device |
| US5800133A (en) * | 1995-10-12 | 1998-09-01 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Compressor with discharge chamber relief valve |
-
1985
- 1985-11-13 JP JP60255244A patent/JPS62114189A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0406007A2 (en) * | 1989-06-30 | 1991-01-02 | Fujitsu Limited | Non volatile semiconductor memory device |
| US5463583A (en) * | 1989-06-30 | 1995-10-31 | Fujitsu Limited | Non-volatile semiconductor memory device |
| US5800133A (en) * | 1995-10-12 | 1998-09-01 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Compressor with discharge chamber relief valve |
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