CN115223622A - 驱动电路和电子装置 - Google Patents

Abstract

一种驱动电路和电子装置。该驱动电路包括上拉电路和下拉电路，上拉电路设置在上拉电源电压端和输出端之间，且配置为接收第一选择信号并使用上拉电源电压端的电压上拉输出端的电压，下拉电路设置在下拉电源电压端和输出端之间，且配置为接收第二选择信号并使用下拉电源电压端的电压下拉输出端的电压，上拉电路包括第一P型晶体管、第二N型晶体管和第一反相器。该驱动电路对于低操作电压的驱动性能会有极大提升，同时对较高操作电压的驱动性能也有一定的提升。

Description

驱动电路和电子装置

技术领域

本公开的实施例涉及一种驱动电路和电子装置。

背景技术

高压工艺是指半导体晶圆代工厂提供的、可以承受较高操作电压的 CMOS(互补金属氧化物半导体，Complementary Metal Oxide Semiconductor) 工艺。在该类型工艺中，可用于驱动管的晶体管能承受较高的操作电压(例如一般为8V或32V)，但是同时具有较长的最小栅长和较高的晶体管阈值电压。对于忆阻器阵列来说，其读操作电压一般较低(字线上施加的操作电压约1V，位线上施加的操作电压<0.5V)，写操作电压一般较高(字线上施加的操作电压约1.5V～3V，位线上施加的操作电压约1.5V～2.5V)。

发明内容

本公开至少一个实施例提供一种驱动电路，包括上拉电路和下拉电路，上拉电路设置在上拉电源电压端和输出端之间，且配置为接收第一选择信号并使用上拉电源电压端的电压上拉输出端的电压，下拉电路设置在下拉电源电压端和输出端之间，且配置为接收第二选择信号并使用下拉电源电压端的电压下拉输出端的电压，上拉电路包括第一P型晶体管、第二N型晶体管和第一反相器，第一P型晶体管的源极与第二N型晶体管的漏极彼此连接且与上拉电源电压端连接，第一P型晶体管的漏极与第二N型晶体管的源极彼此连接且与输出端连接，第一P型晶体管的栅极和第二N型晶体管的栅极中之一接收第一选择信号，第一P型晶体管的栅极和第二N型晶体管的栅极中另一经由第一反相器接收第一选择信号。

例如，在本公开至少一个实施例提供的驱动电路中，下拉电路包括第三 N型晶体管，第三N型晶体管的栅极接收第二选择信号，第三N型晶体管的漏极与输出端连接，第三N型晶体管的源极与下拉电源电压端连接。

例如，在本公开至少一个实施例提供的驱动电路中，第一选择信号和第二选择信号是同一个选择信号。

例如，在本公开至少一个实施例提供的驱动电路中，上拉电路连接到第一节点以接收第一选择信号，下拉电路连接到第一节点以接收第二选择信号，第一P型晶体管的栅极接收第一选择信号，第二N型晶体管的栅极由第一反相器接收第一选择信号。

例如，本公开至少一个实施例提供的驱动电路还包括第二反相器，第二反相器设置在第一节点和选择信号提供端之间，且配置为从选择信号提供端接收初始选择信号且提供与初始选择信号反相的第一选择信号。

例如，在本公开至少一个实施例提供的驱动电路中，第二N型晶体管的沟道区宽度和第三N型晶体管的沟道区宽度为第一P型晶体管的沟道区宽度的1/2～1/3。

例如，在本公开至少一个实施例提供的驱动电路中，第一P型晶体管为 PMOS晶体管，第二N型晶体管为NMOS晶体管，第三N型晶体管为NMOS 晶体管。

本公开至少一个实施例还提供一种电子装置，包括本公开至少一个实施例提供的驱动电路。

例如，本公开至少一个实施例提供的电子装置还包括：忆阻器阵列，包括阵列排布的多个忆阻器单元以及用于操作多个忆阻器单元的多条操作线，多条操作线包括第一操作线，第一操作线连接到驱动电路的输出端；以及操作线选择电路，配置为接收操作线地址信号并输出第一选择信号和第二选择信号到驱动电路。

例如，在本公开至少一个实施例提供的电子装置中，操作线为忆阻器阵列的字线、位线或源线。

例如，在本公开至少一个实施例提供的电子装置中，上拉电路和下拉电路分别与操作线选择电路相连接，操作线选择电路分别提供第一控制信号和第二控制信号以用于分别控制上拉电路和下拉电路。

例如，在本公开至少一个实施例提供的电子装置中，上拉电路连接到第一节点以接收第一选择信号，下拉电路连接到第一节点以接收第二选择信号，第一选择信号和第二选择信号是同一个选择信号，操作线选择电路提供同时作为第一选择信号和第二选择信号的选择信号到第一节点，第一P型晶体管的栅极接收第一选择信号，第二N型晶体管的栅极由第一反相器接收第一选择信号。

例如，在本公开至少一个实施例提供的电子装置中，驱动电路还包括第二反相器，第二反相器设置在第一节点和操作线选择电路之间，且配置为从操作线选择电路接收初始选择信号且提供与初始选择信号反相的第一选择信号。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1示出了一种驱动电路的电路结构示意图；

图2示出了本公开至少一个实施例提供的一种驱动电路的电路结构示意图；

图3示出了本公开至少一个实施例提供的另一种驱动电路的电路结构示意图；

图4示出了本公开至少一个实施例提供的另一种驱动电路的电路结构示意图；

图5示出了本公开至少一个实施例提供的又一种驱动电路的电路结构示意图；

图6示出了本公开至少一个实施例提供的电子装置的示意框图；

图7示出了忆阻器阵列的一种示意性结构；

图8示出了根据本公开至少一个实施例的电子装置的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1示出了一种用于存储阵列的驱动电路的电路结构示意图。

如图1所示，该驱动电路包括PMOS晶体管S1和NMOS晶体管S2， PMOS晶体管S1的源极与第一信号端N1相连接，NMOS晶体管S2的源极与第二信号端N2相连接，第一信号端N1施加操作电压(Vpp)，第二信号端 N2施加公共电压(Vss)。PMOS晶体管S1的漏极与NMOS晶体管S2的漏极相连接。PMOS晶体管S1的栅极与第一控制信号端C1相连接，NMOS晶体管S2的栅极与第二控制信号端C2相连接。例如，该驱动电路用于存储阵列中的字线，即控制与字线(Word Line，WL)相连的存储单元(未示出)中的开关晶体管的沟道区的导通或关闭。操作电压(Vpp)的电压值大于存储单元的开关晶体管的阈值电压值，公共电压(Vss)的电压值小于存储单元的开关晶体管的阈值电压值，公共电压(Vss)接地或接负电压。第一控制信号端C1和第二控制信号端C2相连(未示出)，第一控制信号端C1和第二控制信号端C2控制PMOS晶体管S1和NMOS晶体管S2，当C1为低电平时， PMOS晶体管S1使字线上拉，字线输出的电压为操作电压，从而控制存储单元的沟道区开启，当C2为高电平时，NMOS晶体管S2使字线下拉，字线输出的电压为公共电压，从而控制存储单元的开关晶体管的沟道区关闭。

和图1类似，在当前的驱动电路结构中，通常由PMOS晶体管来将操作线(字线、位线或源线)的电压上拉到操作电压。PMOS晶体管的阈值电压较大，当操作电压较低时，由于衬底调制效应的影响，会使得PMOS晶体管的阈值电压进一步加大，PMOS晶体管将工作于饱和区，具有较大的内阻，驱动能力减弱，导致存储器速度下降。如果操作电压低于PMOS晶体管的阈值电压，那么PMOS晶体管将截止，无法完成驱动功能。例如，存储器为忆阻器，对于忆阻器来说，其读操作电压一般较低(字线上施加的操作电压约1V，位线上施加的操作电压小于0.5V)，写操作电压一般较高(字线上施加的操作电压约1.5V～3V，位线上施加的操作电压约1.5V～2.5V)，如果采用当前的驱动电路结构，由于晶体管的阈值电压较高，且最小栅长较长，难以在有限的面积下获得足够的驱动速度，这会极大影响忆阻器构成的存储器的性能。

本公开至少一个实施例提供一种驱动电路，包括上拉电路和下拉电路，上拉电路设置在上拉电源电压端和输出端之间，且配置为接收第一选择信号并使用上拉电源电压端的电压上拉输出端的电压，下拉电路设置在下拉电源电压端和输出端之间，且配置为接收第二选择信号并使用下拉电源电压端的电压下拉输出端的电压，上拉电路包括第一P型晶体管、第二N型晶体管和第一反相器，第一P型晶体管的源极与第二N型晶体管的漏极彼此连接且与上拉电源电压端连接，第一P型晶体管的漏极与第二N型晶体管的源极彼此连接且与输出端连接，第一P型晶体管的栅极和第二N型晶体管的栅极中之一接收第一选择信号，第一P型晶体管的栅极和第二N型晶体管的栅极中另一经由第一反相器接收第一选择信号。

本公开上述实施例提供的驱动电路中，上拉电路包括一个P型晶体管和一个N型晶体管，因此对于低操作电压的驱动性能会有极大提升，同时对较高操作电压的驱动性能也有一定的提升。

本公开至少一实施例还提供包括上述驱动电路的电子装置。

下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。

图2示出了本公开至少一个实施例提供的一种驱动电路200的电路结构示意图。

如图2所示，驱动电路200包括上拉电路201和下拉电路202，上拉电路201设置在上拉电源电压端VOP和输出端OUT之间，且配置为接收第一选择信号C1并使用上拉电源电压端VOP的电压上拉输出端OUT的电压，下拉电路202设置在下拉电源电压端VSS和输出端OUT之间，且配置为接收第二选择信号C2并使用下拉电源电压端VSS的电压下拉输出端OUT的电压。上拉电路201包括第一P型晶体管XP0、第二N型晶体管XN1和第一反相器X1，第一P型晶体管XP0的源极与第二N型晶体管XN1的漏极彼此连接且与上拉电源电压端VOP连接，第一P型晶体管XP0的漏极与第二N型晶体管XN1的源极彼此连接且与输出端OUT连接，第一P型晶体管XP0 的栅极接收第一选择信号C1，第二N型晶体管XN1的栅极经由第一反相器 X1接收第一选择信号C1。

例如，在此实施例中，下拉电路202包括第三N型晶体管XN0，第三N 型晶体管XN0的栅极接收第二选择信号C2，第三N型晶体管XN0的漏极与输出端OUT连接，第三N型晶体管XN0的源极与下拉电源电压端VSS连接。

例如，在此实施例中，第二N型晶体管XN1的沟道区宽度和第三N型晶体管XN0的沟道区宽度为第一P型晶体管XP0的沟道区宽度的1/2～1/3。在本公开实施例中，沿源漏电流方向的沟道区两端的距离为沟道区的长度，与源漏电流方向垂直的方向的沟道区两端的距离为沟道区的宽度。

例如，在此实施例中，第一P型晶体管XP0可以为PMOS晶体管或 HVPMOS晶体管，第二N型晶体管XN1可以为NMOS晶体管或HVNMOS 晶体管，第三N型晶体管XN0可以为NMOS晶体管或HVNMOS晶体管。 HVPMOS晶体管和HVNMOS晶体管均为高压晶体管，例如，高压晶体管是指具有高击穿电压(例如约大于50V)以及高频率的晶体管。

例如，在此实施例中，下拉电源电压端VSS接地或接负电压。第一选择信号C1控制第一P型晶体管XP0和第二N型晶体管XN1，第二选择信号 C2控制第三N型晶体管XN0。当第一选择信号C1为低电平且第二选择信号 C2为低电平时，第一P型晶体管XP0的沟道区开启，第二N型晶体管XN1 的沟道区开启，第三N型晶体管XN0的沟道区关闭，输出端OUT的电压为上拉电源电压端VOP的电压。当第一选择信号C1为高电平且第二选择信号 C2为高电平时，第一P型晶体管XP0的沟道区关闭，第二N型晶体管XN1 的沟道区关闭，第三N型晶体管XN0的沟道区开启，输出端OUT的电压为下拉电源电压端VSS的电压。

对于较低的上拉电源电压端VOP的电压，由第二N型晶体管XN1主要负责导通。由于N型晶体管导通低电压的能力较强，因此上述驱动电路的结构对于较低的上拉电源电压端的电压的驱动性能会有极大提升。对于较高的上拉电源电压端VOP的电压，由于初始时输出端OUT的电压仍为低电压， N型晶体管在这一阶段具有比P型晶体管更强的驱动能力，因此会对开始拉升输出端OUT的电压的过程有一定帮助，上述驱动电路的结构会对较高的上拉电源电压端VOP的电压的驱动性能有一定的提升。

图3示出了本公开至少一个实施例提供的另一种驱动电路300的电路结构示意图。

如图3所示，驱动电路300包括上拉电路301和下拉电路302，例如，该驱动电路300具有的电路组件和驱动电路200具有的电路组件可以相同或不同。在此实施例中，第二N型晶体管XN1的栅极接收第一选择信号C1，第一P型晶体管XP0的栅极经由第一反相器X1接收第一选择信号C1，驱动电路300的电路组件的其它连接关系和驱动电路200的电路组件的连接关系相同，在此不再赘述。

例如，在此实施例中，第一选择信号C1控制第一P型晶体管XP0和第二N型晶体管XN1，第二选择信号C2控制第三N型晶体管XN0。当第一选择信号C1为高电平且第二选择信号C2为低电平时，第一P型晶体管XP0的沟道区开启，第二N型晶体管XN1的沟道区开启，第三N型晶体管XN0的沟道区关闭，输出端OUT的电压为上拉电源电压端VOP的电压。当第一选择信号C1为低电平且第二选择信号C2为高电平时，第一P型晶体管XP0的沟道区关闭，第二N型晶体管XN1的沟道区关闭，第三N型晶体管XN0的沟道区开启，输出端OUT的电压为下拉电源电压端VSS的电压。

驱动电路300的技术效果与图2所示的驱动电路200的技术效果相同，在此不再赘述。

图4示出了本公开至少一个实施例提供的另一种驱动电路400的电路结构示意图。

如图4所示，驱动电路400具有上拉电路401和下拉电路402，例如，该驱动电路400具有的电路组件与驱动电路200具有的电路组件和驱动电路300具有的电路组件可以相同或不同。

例如，在此实施例中，上拉电路401连接到第一节点N1以接收第一选择信号C1，下拉电路402连接到第一节点N1以接收第二选择信号C2，驱动电路，400的电路组件的其它连接关系和驱动电路200的电路组件的连接关系相同，在此不再赘述。

图4所示的驱动电路与图2和图3所示的驱动电路相比，在驱动电路200 和驱动电路300中，第一选择信号C1和第二选择信号C2是不同的选择信号，而在此实施例中，第一选择信号C1和第二选择信号C2是同一个选择信号。

例如，在此实施例中，第一选择信号C1(即第二选择信号C2)控制第一 P型晶体管XP0、第二N型晶体管XN1和第三N型晶体管XN0。当第一选择信号C1(第二选择信号C2)为低电平时，第一P型晶体管XP0的沟道区开启，第二N型晶体管XN1的沟道区开启，第三N型晶体管XN0的沟道区关闭，输出端OUT的电压为上拉电源电压端VOP的电压。当第一选择信号 C1(第二选择信号C2)为高电平时，第一P型晶体管XP0的沟道区关闭，第二N型晶体管XN1的沟道区关闭，第三N型晶体管XN0的沟道区开启，输出端OUT的电压为下拉电源电压端VSS的电压。

驱动电路400的技术效果与图2所示的驱动电路200的技术效果相同，在此不再赘述。

图5示出了本公开至少一个实施例提供的又一种驱动电路500的电路结构示意图。

如图5所示，驱动电路500包括上拉电路501和下拉电路502，例如，上拉电路501和下拉电路502组成的电路结构与上拉电路401和下拉电路402 组成的电路结构相同。

例如，在此实施例中，上拉电路501连接到第一节点N1以接收第一选择信号C1，下拉电路502连接到第一节点N1以接收第二选择信号C2，第一选择信号C1和第二选择信号C2是同一个选择信号。驱动电路500还包括第二反相器X0，第二反相器X0设置在第一节点N1和选择信号提供端N2之间，且配置为从选择信号提供端N2接收初始选择信号且提供与初始选择信号反相的第一选择信号C1。

例如，在此实施例中，第一选择信号C1控制第一P型晶体管XP0、第二 N型晶体管XN1和第三N型晶体管XN0。当初始选择信号为高电平时，第一选择信号C1为低电平，第一P型晶体管XP0的沟道区开启，第二N型晶体管XN1的沟道区开启，第三N型晶体管XN0的沟道区关闭，输出端OUT 的电压为上拉电源电压端VOP的电压。当初始选择信号为低电平时，第一选择信号C1为高电平，第一P型晶体管XP0的沟道区关闭，第二N型晶体管 XN1的沟道区关闭，第三N型晶体管XN0的沟道区开启，输出端OUT的电压为下拉电源电压端VSS的电压。

驱动电路500的技术效果与图2所示的驱动电路200的技术效果相同，在此不再赘述。

图6示出了本公开至少一个实施例提供的电子装置600的示意框图。

如图6所示，电子装置600包括驱动电路601、忆阻器阵列602以及操作线选择电路603。

例如，驱动电路601可以为上述驱动电路200、驱动电路300、驱动电路 400或驱动电路500。

忆阻器阵列602包括阵列排布的多个忆阻器单元以及用于操作多个忆阻器单元的多条操作线。

图7示出了忆阻器阵列的一种示意性结构，该忆阻器阵列例如由多个忆阻器单元构成，该多个忆阻器单元构成一个M行N列的阵列，M和N均为正整数。每个忆阻器单元包括开关元件和一个或多个忆阻器。在图7中， WL<1>、WL<2>……WL<M>分别表示第一行、第二行……第M行的字线，每一行的忆阻器单元电路中的开关元件的控制极(例如晶体管的栅极)和该行对应的字线连接；BL<1>、BL<2>……BL<N>分别表示第一列、第二列……第N列的位线，每列的忆阻器单元电路中的忆阻器和该列对应的位线连接； SL<1>、SL<2>……SL<M>分别表示第一行、第二行……第M行的源线，每一行的忆阻器单元电路中的晶体管的源极和该行对应的源线连接。例如，根据基尔霍夫定律，通过设置忆阻器单元的状态(例如阻值)并且在字线与位线施加相应的字线信号与位线信号，上述忆阻器阵列可以并行地完成乘累加计算。本公开的实施例对于忆阻器(单元)的实现方式、结构(例如1T1R、 2T2R)等不做限制。该忆阻器阵列例如可以用于信号处理、乘累加运算等，本公开的实施例对此不作限制。

例如，在一些实施例中，操作线为忆阻器阵列的字线、位线或源线，也即本公开的实施例驱动电路用于驱动字线，也可以终于驱动位线，还可以用于驱动源线。

操作线选择电路603被配置为接收操作线地址信号并输出第一选择信号和第二选择信号到驱动电路601。本公开的实施例对于操作线选择电路603的具体结构和实现方式不做具体限定，例如可以通过模拟电路/数字电路实现。

例如，电子装置600可以采用硬件、软件、固件以及它们的任意可行的组合实现，本公开对此不作限制。

该电子装置600的技术效果与图2～图5所示的驱动电路的技术效果相同，在此不再赘述。

图8示出了根据本公开至少一个实施例的电子装置的示意图。

如图8所示，该电子装置包括驱动电路、忆阻器阵列以及操作线选择电路。忆阻器阵列的结构例如如图7所示，忆阻器阵列中的多条操作线包括第一操作线，第一操作线连接到驱动电路的输出端。

例如，在此实施例中，操作线为字线，字线选择电路接收字线地址信号并输出X根字线的选择信号WLEN<X-1:0>到驱动电路，忆阻器阵列的X根字线WL<X-1:0>连接到驱动电路的输出端，驱动电路控制与字线相连的忆阻器单元中的沟道区的导通或关闭。在此实施例中，驱动电路的上拉电源电压端VOP的电压大于忆阻器单元的阈值电压值，下拉电源电压端VSS的电压小于忆阻器单元的阈值电压值。

例如，在驱动电路为图2或图3所示的驱动电路的情况下，上拉电路和下拉电路分别与操作线选择电路相连接，操作线选择电路分别提供第一控制信号和第二控制信号以用于分别控制上拉电路和下拉电路。

例如，在驱动电路为图4所示的驱动电路的情况下，上拉电路连接到第一节点以接收第一选择信号，下拉电路连接到第一节点以接收第二选择信号，第一选择信号和第二选择信号是同一个选择信号，操作线选择电路提供同时作为第一选择信号和第二选择信号的选择信号到第一节点。

例如，在驱动电路为图5所示的驱动电路的情况下，驱动电路包括第二反相器，第二反相器设置在第一节点和操作线选择电路之间，且配置为从操作线选择电路接收初始选择信号且提供与初始选择信号反相的第一选择信号。

在图8中，以图5所示的驱动电路作为示例，字线选择电路接收字线地址并输出X根字线的选择信号WLEN<X-1:0>到选择信号提供端，驱动电路的输出端连接到忆阻器阵列的X根字线上。当驱动电路的输出端的电压被上拉到上拉电源电压端VOP的电压时，连接该驱动电路的忆阻器单元被导通，当驱动电路的输出端的电压被下拉到下拉电源电压端VSS的电压时，连接该驱动电路的忆阻器单元被关闭。

有以下几点需要说明：

(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种驱动电路，包括上拉电路和下拉电路，

其中，所述上拉电路设置在上拉电源电压端和输出端之间，且配置为接收第一选择信号并使用所述上拉电源电压端的电压上拉所述输出端的电压，

所述下拉电路设置在下拉电源电压端和所述输出端之间，且配置为接收第二选择信号并使用所述下拉电源电压端的电压下拉所述输出端的电压，

所述上拉电路包括第一P型晶体管、第二N型晶体管和第一反相器，

所述第一P型晶体管的源极与所述第二N型晶体管的漏极彼此连接且与所述上拉电源电压端连接，

所述第一P型晶体管的漏极与所述第二N型晶体管的源极彼此连接且与所述输出端连接，

所述第一P型晶体管的栅极和所述第二N型晶体管的栅极中之一接收所述第一选择信号，所述第一P型晶体管的栅极和所述第二N型晶体管的栅极中另一经由所述第一反相器接收所述第一选择信号。

2.根据权利要求1所述的驱动电路，其中，所述下拉电路包括第三N型晶体管，

所述第三N型晶体管的栅极接收所述第二选择信号，所述第三N型晶体管的漏极与所述输出端连接，所述第三N型晶体管的源极与所述下拉电源电压端连接。

3.根据权利要求1或2所述的驱动电路，其中，所述第一选择信号和所述第二选择信号是同一个选择信号。

4.根据权利要求3所述的驱动电路，其中，所述上拉电路连接到第一节点以接收所述第一选择信号，所述下拉电路连接到所述第一节点以接收所述第二选择信号，其中，所述第一P型晶体管的栅极接收所述第一选择信号，所述第二N型晶体管的栅极由所述第一反相器接收所述第一选择信号。

5.根据权利要求4所述的驱动电路，还包括第二反相器，其中，

所述第二反相器设置在所述第一节点和选择信号提供端之间，且配置为从所述选择信号提供端接收初始选择信号且提供与所述初始选择信号反相的所述第一选择信号。

6.根据权利要求2所述的驱动电路，其中，所述第二N型晶体管的沟道区宽度和所述第三N型晶体管的沟道区宽度为所述第一P型晶体管的沟道区宽度的1/2～1/3。

7.根据权利要求2所述的驱动电路，其中，所述第一P型晶体管为PMOS晶体管，所述第二N型晶体管为NMOS晶体管，所述第三N型晶体管为NMOS晶体管。

8.一种电子装置，包括权利要求1所述的驱动电路。

9.根据权利要求8所述的电子装置，还包括：

忆阻器阵列，包括阵列排布的多个忆阻器单元以及用于操作所述多个忆阻器单元的多条操作线，其中，所述多条操作线包括第一操作线，所述第一操作线连接到所述驱动电路的输出端；以及

操作线选择电路，配置为接收操作线地址信号并输出所述第一选择信号和所述第二选择信号到所述驱动电路。

10.根据权利要求9所述的电子装置，其中，所述操作线为所述忆阻器阵列的字线、位线或源线。

11.根据权利要求9所述的电子装置，其中，所述上拉电路和所述下拉电路分别与所述操作线选择电路相连接，所述操作线选择电路分别提供所述第一控制信号和所述第二控制信号以用于分别控制所述上拉电路和所述下拉电路。

12.根据权利要求9所述的电子装置，其中，所述上拉电路连接到第一节点以接收所述第一选择信号，所述下拉电路连接到所述第一节点以接收所述第二选择信号，所述第一选择信号和所述第二选择信号是同一个选择信号，

所述操作线选择电路提供同时作为所述第一选择信号和所述第二选择信号的选择信号到所述第一节点，其中，所述第一P型晶体管的栅极接收所述第一选择信号，所述第二N型晶体管的栅极由所述第一反相器接收所述第一选择信号。

13.根据权利要求12所述的电子装置，其中，

所述驱动电路还包括第二反相器，所述第二反相器设置在所述第一节点和所述操作线选择电路之间，且配置为从所述操作线选择电路接收初始选择信号且提供与所述初始选择信号反相的所述第一选择信号。

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