SU1575234A1 - Оперативное запоминающее устройство - Google Patents

Оперативное запоминающее устройство Download PDF

Info

Publication number
SU1575234A1
SU1575234A1 SU884465807A SU4465807A SU1575234A1 SU 1575234 A1 SU1575234 A1 SU 1575234A1 SU 884465807 A SU884465807 A SU 884465807A SU 4465807 A SU4465807 A SU 4465807A SU 1575234 A1 SU1575234 A1 SU 1575234A1
Authority
SU
USSR - Soviet Union
Prior art keywords
block
outputs
inputs
storage
bit
Prior art date
Application number
SU884465807A
Other languages
English (en)
Inventor
Андрей Сергеевич Березин
Сергей Анатольевич Королев
Михаил Павлович Сахаров
Original Assignee
Московский Инженерно-Физический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Инженерно-Физический Институт filed Critical Московский Инженерно-Физический Институт
Priority to SU884465807A priority Critical patent/SU1575234A1/ru
Application granted granted Critical
Publication of SU1575234A1 publication Critical patent/SU1575234A1/ru

Links

Landscapes

  • Semiconductor Memories (AREA)

Abstract

Изобретение относитс  к вычислительной технике - запоминающим устройствам и может быть использовано при разработке оперативных ЗУ (ОЗЦ) с повышенной устойчивостью к воздействию дестабилизирующих факторов (ДФ). ЦЕЛЬ ИЗОБРЕТЕНИЯ - ПОВЫШЕНИЕ УСТОЙЧИВОСТИ УСТРОЙСТВА К ВОЗДЕЙСТВИЮ ДЕСТАБИЛИЗИРУЮЩИХ ФАКТОРОВ. ПОСТАВЛЕННАЯ ЦЕЛЬ ДОСТАГАЕТСЯ ТЕМ, ЧТО УСТРОЙСТВО СОДЕРЖИТ БЛОК 5 ФОРМИРОВАНИЯ АНТИДЕСТАБИЛИЗИРУЮЩИХ СИГНАЛОВ, БЛОК 6 ЗАПРЕЩЕНИЯ ВЫБОРКИ НАКОПИТЕЛЯ 1. ПРИ ВОЗДЕЙСТВИИ ДФ блок 6 устанавливает дешифраторы 2,4 в такое состо ние, при котором все их выходы невыбраны, что предотвращает запись ложной информации в накопитель. Блок 5 при этом задает в шины хранени  накопител  1 повышенный ток, затрудн ющий переброс элементов пам ти накопител  1 в противоположное состо ние. 2 з.п.ф-лы, 3 ил.

Description

сл VI сл
fO
со
Т777
Фиг.1
Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам (ЗУ), и может быть использовано при разработке оперативных ЗУ (ОЗУ) с повышенной устойчивостью к воздействию кратковременных дестабилизирующих факторов (ДФ).
Цель изобретени  - повышение устойчивости устройства к воздействию дестабилизирующих факторов.
На фиг,1 изображена блок-схема предлагаемого устройства; на фиг,2 - электриче- ские схемы накопител  и блока формировани  антидестабилизирующих сигналов соответственно; на фиг.З - электрическа  схема блока запрещени  выборки накопител .
Устройство содержит накопитель 1, дешифратор 2 слов, блок 3 усилителей записи- считывани , дешифратор 4 разр дов, блок 5 формировани  антидестабилизирующих сигналов и блок 6 запрещени  выборки накопител  1.
Накопитель 1 состоит из элементов 7 пам ти, источников 8 тока хранени , адресных шин 9, шин 10 хранени  и разр дных шин 11. Элементы 1 пам ти выполнены на транзисторах 12 с перекрестными св з ми и нагрузочных элементах 13.
Блок 5 состоит из фототранзисторов 14 и ограничительных элементов 15 на резисторах .
Блок 6 состоит из фототранзистора 16, ограничительного 17 и нагрузочного 18 элементов на резисторах и формировател  логических уровней на переключателе 19 тока.
Генераторы 20 тока отражают собой сумму фототоков, возникающих в р-п-пере- ходах всех конструктивных компонентов элемента 7 пам ти при воздействии дестабилизирующих факторов (ДФ). Генераторы 21 и 22 отражают собой фототоки, возникающие в коллекторных переходах соответствующих фототранзисторов 14 и 16 при воздействии ДФ.
Устройство работает следующим образом
При отсутствии воздействи  ДФ ток генераторов 20 - 22 равен нулю, поэтому фототранзисторы 14 и 16 закрыты. В результате в шины 10 хранени  поступает только ток источников 8, а на вход переключател  19 тока нагрузочным элементом 18 задаетс  высокий потенциал. Сигналы с выходов блока 6 поступают на первые входы дешифратора 2 и 4. На остальные входы дешифраторов 2 и 4 подаетс  адрес, в соответствии с которыми производитс  выборка информации из накопител  1, Дешифратор 2 слов повышает потенциал выбранной шины 9. Вместе с ним повышаетс  и потенциал баз транзисторов 12 элементов 7 пам ти выбранной строки. В результате ток записи- считывани , задаваемый источниками блока 3, выбранных столбцов накопител  с помощью дешифратора 4 разр дов будет протекать через первые эмиттеры транзисторов 12 выбранной строки и выбранных столбцов, Первые эмиттеры транзисторов
0 12 невыбранных элементов 7 пам ти останутс  закрытыми, а их состо ние будет поддерживатьс  за счет протекани  через вторые эмиттеры транзисторов 12 тока хранени  источника 8.
5 В режиме считывани  ток считывани  пропускаетс  в обе разр дные шины 11 (фиг.2) каждого выбранного столбца накопител  1. В блоке 3 производитс  усиление разности потенциалов шин 11 каждого стол0 бца и выдача информации на выход.
В режиме записи на входы блока 3 подаетс  записываема  информаци , В соответствии с ней в одну из разр дных шин 1 i каждого выбранного столбца накопител  I
5 задаетс  ток. В результате элемент 7 пам ти , наход щийс  на пересечении выбранной строки и столбца, переключаетс  з соответствующее состо ние.
Кратковременное воздействие ДФ вы0 зывает генерацию фототоков в р-п-перехо- дах конструктивных элементов устройства (кратковременными  вл етс  такое воздействие ДФ, которое не приводит к необратимым изменени м характеристик элементов
5 устройства). Фототоки генераторов 20, возникающие в элементах 7 пам ти,стрем тс  выравн ть потенциалы коллекторов и баз транзисторов 12, т.е. перевести элементы 7 пам ти в неопределенное состо ние. При
0 достижении фототоками генераторов 20 значени , превышающих ток хранени  элементов 7 пам ти, может произойти потер  хран щейс  информации Дл  того, чтобы избежать этого устройство содержит блок 5,
5 увеличивающий ток хранени  элементов 7 пам ти накопител  1.
Ограничительный элемент 15 выбирают таким, чтобы при величине фототока генераторов 20, недостаточной дл  изменени  ин0 формации в элементе 7 пам ти, падение напр жени  на нем, создаваемое фототоком генератора 21, было меньше U (U - падение напр жени  на эмиттерном р-п-пе- реходе открытого транзистора), т.е. фото5 транзистор 14 закрыт, и ток хранени , элементов пам ти увеличиваетс  незначительно . При превышении фототоками генераторов 20 порога, при котором происход т сбои в элементах 7 пам ти, токи генераторов 21 достигают величин, открывающих
фототранзисторы 14. Последние начинают усиливать фототоки соответствующих генераторов 21. В результате токи хранени  в шинах 10 хранени  накопител  1 резко возрастут , что обеспечит сохранение информации во врем  кратковременного воздействи  ДФ.
Однако при этом невозможно производить выборку информации из накопител  1, так как токи хранени  элементов 7 пам ти станов тс  сравнимыми с токами записи или считывани  информации, задаваемыми блоком 3. Когда ток генератора 22, возникающий из-за воздействи  ДФ, достигнет такой величины, что откроетс  фототранзистор 16, то последний установит на входе переключател  19 тока низкий уровень (ниже опорного напр жени , подаваемого на опорный вход переключател  19 тока). В результате переключатель 19 переключитс  и на выходах блока 6 информаци  изменитс  на противоположную, Измен тс  также сигналы и на первых входах дешифраторов 2 и 4, что эквивалентно изменению адреса на адресных входах устройства. На входах дешифраторов 2 и 4 установитс  такой адрес , который не соответствует ни одному из выходов, поэтому все адресные шины 9 накопител  1 будут иметь одинаковый потенциал , а все разр дные шины 11 будут обесточены. Через элементы 7 пам ти будет протекать ток из адресных шин 9 только в шины 10 хранени .
Воздействие ДФ вызывает возникновение фототоков не только в элементах 7 пам ти и коллекторных переходах фототранзисторов 14 и 16, но v, во всех р-п-пере- ходах элементов конструкции устройства. Однако режимные токи периферийных элементов устройства (логических элементов дешифраторов 2 и 4 блока 3 усилителей записи-считывани ) значительно больше токов хранени  элементов 7 пам ти накопител  1. Поэтому фототоки, вызывающие потери информации из накопител  1. сравнимые с токами хранени , не оказывают существенного вли ни  на работу периферийных узлов устройства.

Claims (3)

1. Оперативное запоминающее устройство , содержащее накопитель, дешифратор слов, блок усилителей записи-считывани , дешифратор разр дов, входы которого, кроме первого,  вл ютс  адресными входами первой группы устройства, адресными входами второй группы которого  вл ютс  входы , кроме первого, дешифратора слов, выходы которого подключены к соответствующим адресным шинам накопител , разр дные шины которого подключены к соответствующим информационным входам блока усилителей записи-считывани ,
входы управлени  коммутацией которого подключены к соответствующим выходам дешифратора разр дов, выходы блока усилителей записи-считывани   вл ютс  информационными выходами устройства, о тличающеес   тем, что, с целью повышени  устойчивости устройства к воздействию дестабилизирующих факторов, в него введены блок формировани  энтидестабилизи- рующих сигналов, выходы которого
подключены к соответствующим шинам хранени  накопител , блок запрещени  выборки накопител , выходы которого подключены к первым входам дешифраторов слов и разр дов соответственно.
2. Устройство по п,1, о т л v ( а -о щ е ес   тем, что блок форг шов нил тнпт.ес и- билизирующих сигналов состоит кз гозми- чптечьных элементов нг пш/.поирх и фототранзисторах, коллекторы С огп подключены соответственно к хоа- нени  накопител , эмигтеру no i О-еми к шине нулевого потенцил ус-иг й тчэ и
ПСДК.ПЮЧеНЫ К ПерЗЬ М р , ОГрЭНИЧИТеЛЬНЫХ ЭЛСГ- ОЧГОВ Ч n a CMR.V
ды которых подключены к ба:.1 . д-п-т вующих фототрзнзисторов
3. Устройство по пп 1 rf : i / ., щ е е с   тем, что блек ззнреи ;-j « . ил накопител  состоит изфог тр-м- :,n,-,i jp
грузочного и ограничительного эгемеьтпд на резисторах и формировател  логических уровней на переключателе, выходы которо го  вл ютс  выходами блоиа заг,,-:,..- выборки накопите;, а сход подк,.,. коллектору фототранзистора и ,ч- воду резистора нагрузочного -иг / г
РОЙ ВЫВОД КОТОРОГО ПСД, Т
питани  устройства, 4-r .i: стора и первый ЕЫЕСД резгюгорг о : тельного элемента подключена к ш -.  нулевого потенциала уст рсйстг;-. ст ;   - вод резистора ограничилсл ногс зле:т подключен к базе фотсгрзнз.1.-орс1.
И
Фиг 2
SU884465807A 1988-07-25 1988-07-25 Оперативное запоминающее устройство SU1575234A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884465807A SU1575234A1 (ru) 1988-07-25 1988-07-25 Оперативное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884465807A SU1575234A1 (ru) 1988-07-25 1988-07-25 Оперативное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU1575234A1 true SU1575234A1 (ru) 1990-06-30

Family

ID=21392035

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884465807A SU1575234A1 (ru) 1988-07-25 1988-07-25 Оперативное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU1575234A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1501162, кл. G 11 С 11/40, 1987. Алексеенко А.Г. Микросхемотехника. М.: Радио и св зь, 1982, с. 247. *

Similar Documents

Publication Publication Date Title
US5568438A (en) Sense amplifier with offset autonulling
JPH02128398A (ja) 2段アドレス・デコーダ回路
US4295210A (en) Power supply system for monolithic cells
US4460984A (en) Memory array with switchable upper and lower word lines
US4168539A (en) Memory system with row clamping arrangement
US3636377A (en) Bipolar semiconductor random access memory
US4464735A (en) Semiconductor memory
US4196363A (en) Open collector bit driver/sense amplifier
SU1575234A1 (ru) Оперативное запоминающее устройство
US5719811A (en) Semiconductor memory device
US4298961A (en) Bipolar memory circuit
JPS618794A (ja) ランダムアクセスメモリ
US5687127A (en) Sense amplifier of semiconductor memory having an increased reading speed
US4922411A (en) Memory cell circuit with supplemental current
JPH0777075B2 (ja) デコーダ−ドライバ回路
US4899311A (en) Clamping sense amplifier for bipolar ram
EP0498754A2 (en) High-speed, low DC power, PNP-loaded word line decoder/driver circuit
US4703458A (en) Circuit for writing bipolar memory cells
EP0031681B1 (en) Decoder circuit
EP0092062B1 (en) Voltage balancing circuit for memory systems
US4334294A (en) Restore circuit for a semiconductor storage
JPS61294686A (ja) メモリ回路
US4730277A (en) Circuit for biasing row of memory cells
JPH0329196A (ja) センス増幅器
JP3192012B2 (ja) 半導体メモリ