JPS6288323A - マスクパタ−ンの検査方法 - Google Patents
マスクパタ−ンの検査方法Info
- Publication number
- JPS6288323A JPS6288323A JP60229535A JP22953585A JPS6288323A JP S6288323 A JPS6288323 A JP S6288323A JP 60229535 A JP60229535 A JP 60229535A JP 22953585 A JP22953585 A JP 22953585A JP S6288323 A JPS6288323 A JP S6288323A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- node
- group
- mask pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＬＳＩ等のマスクパターンを電子計算機で検査する方法
において、トランジスタレベルの回路を論理ゲートレベ
ルの回路に変換する為に、トランジスタの接続を追跡す
ることにより、１個の論理ゲートを構成するようにトラ
ンジスタをグループ化し、その後該グループ毎に論理ゲ
ートに変換する処理を行なうことにより、マスクパター
ンの検査に要する時間を短縮する。
において、トランジスタレベルの回路を論理ゲートレベ
ルの回路に変換する為に、トランジスタの接続を追跡す
ることにより、１個の論理ゲートを構成するようにトラ
ンジスタをグループ化し、その後該グループ毎に論理ゲ
ートに変換する処理を行なうことにより、マスクパター
ンの検査に要する時間を短縮する。
本発明はＬＳＩ等のマスクパターンを電子計算機を用い
て検査する方法に係り、特に、トランジスタレベルの回
路を論理ゲートレベルの回路に変換する方法に関する。
て検査する方法に係り、特に、トランジスタレベルの回
路を論理ゲートレベルの回路に変換する方法に関する。
ＬＳＩはマスクパターンに多くの矩形や多角形を形成し
、それを何枚か用いて、ウェハ上に各種のパターンを形
成する。このマスクパターン設計には、人手の介入も多
い為、パターンのレイアウトミスの混入は避けられない
ものとなっている。
、それを何枚か用いて、ウェハ上に各種のパターンを形
成する。このマスクパターン設計には、人手の介入も多
い為、パターンのレイアウトミスの混入は避けられない
ものとなっている。
そのため、従来計算機によるマスクパターンの検査がよ
く行なわれている。
く行なわれている。
該マスクパターンの検査を行なう方法としては、マスク
パターンの重なりや位置関係を調べることにより、トラ
ンジスタレベルの回路を復元し、それを論理ゲートレベ
ルの回路に変換して、元の設計回路と比較する方法が用
いられる。
パターンの重なりや位置関係を調べることにより、トラ
ンジスタレベルの回路を復元し、それを論理ゲートレベ
ルの回路に変換して、元の設計回路と比較する方法が用
いられる。
従来、トランジスタレベルから論理ゲートレベルに変換
するには、トランジスタが直列に並んでいるか並列に並
んでいるかにより論理ゲートがＡＮＤ系かＯＲ系か（ｐ
−ｃｈとＮ−ｃｈでは逆）と認識していた。
するには、トランジスタが直列に並んでいるか並列に並
んでいるかにより論理ゲートがＡＮＤ系かＯＲ系か（ｐ
−ｃｈとＮ−ｃｈでは逆）と認識していた。
従来の論理ゲート認識はＰ側、Ｎ側をそれぞれ独立に次
の規則に従って、へＮＤ１０Ｒ変換する。
の規則に従って、へＮＤ１０Ｒ変換する。
Ｐ側ニジリーズ接続ＤＰ→ＯＲ回路＋ＤＰパラレル接続
ＤＰ−ＡＮＤ回路＋ＤＰ Ｎ側：八ＮＤとＯＲが、Ｐ側と逆 （但し、ＤＰ：ＶＤＤを起点としてＴｒのソース／ドレ
イン間接続をたどり出力信号ネットに至るまでに検出し
たｐ−ｃｈ−Ｔｒ 、 Ｄ Ｎ ：同様にＶＳＳを起点
として出力信号ネットに至るまでに検出したｎ−ｃｈ−
Ｔｒ） ある出力信号ネットに接続するＤＰ、ＤＮがそれぞれ１
個になるまで上記の変換を繰返した後、Ｐ側、Ｎ側の論
理回路を比較する。
ＤＰ−ＡＮＤ回路＋ＤＰ Ｎ側：八ＮＤとＯＲが、Ｐ側と逆 （但し、ＤＰ：ＶＤＤを起点としてＴｒのソース／ドレ
イン間接続をたどり出力信号ネットに至るまでに検出し
たｐ−ｃｈ−Ｔｒ 、 Ｄ Ｎ ：同様にＶＳＳを起点
として出力信号ネットに至るまでに検出したｎ−ｃｈ−
Ｔｒ） ある出力信号ネットに接続するＤＰ、ＤＮがそれぞれ１
個になるまで上記の変換を繰返した後、Ｐ側、Ｎ側の論
理回路を比較する。
一致した場合、Ｎ側から変換した回路の最終段を反転す
る。一致しない場合は、３−ステート（Ｓｔａｔｅ ）
素子を生成する。
る。一致しない場合は、３−ステート（Ｓｔａｔｅ ）
素子を生成する。
インバータの場合はＡＮＤ 、ＯＲ回路は生成されない
ので１人力ＮＡＮＤ素子を生成する。
ので１人力ＮＡＮＤ素子を生成する。
第７図にその変換例を図示してあり、図（Ａ）の回路を
認識する際、左のトランジスタａ、ｂはＰ−Ｃｈで直列
なのでここで一つのＯＲを発生する。又、下方のトラン
ジスタｅ、ｆはＮ−ｃｈで且つ並列なので同様にＯＲで
ある。従って、図（Ｂ）のようになり、ここでトランジ
スタｇ＋ｌＩがＰ−ｃｈで並列なのでＡＮＤを発生し、
トランジスタｉｎｋはＮ−ｃｈで直列なので叶を発生し
、図（Ｃ）のようになる。このように、Ｐ−ｃｈ、 Ｎ
−ｃｈで独自に認識して、設計された回路とＰ−ｃｈ、
Ｎ−ｃｈが合っているか相補性をチェックし、それが
合っていたら、最後に図（Ｃ）の右端のＰ−ｃｈ、 Ｎ
−ｃｈのトランジスタは入力共通でインバータになるか
ら図（Ｄ）でインバータを発生し最終的な論理ゲートに
変換し、それかもとの回路と合っていれば正しい論理ゲ
ートと認識する。
認識する際、左のトランジスタａ、ｂはＰ−Ｃｈで直列
なのでここで一つのＯＲを発生する。又、下方のトラン
ジスタｅ、ｆはＮ−ｃｈで且つ並列なので同様にＯＲで
ある。従って、図（Ｂ）のようになり、ここでトランジ
スタｇ＋ｌＩがＰ−ｃｈで並列なのでＡＮＤを発生し、
トランジスタｉｎｋはＮ−ｃｈで直列なので叶を発生し
、図（Ｃ）のようになる。このように、Ｐ−ｃｈ、 Ｎ
−ｃｈで独自に認識して、設計された回路とＰ−ｃｈ、
Ｎ−ｃｈが合っているか相補性をチェックし、それが
合っていたら、最後に図（Ｃ）の右端のＰ−ｃｈ、 Ｎ
−ｃｈのトランジスタは入力共通でインバータになるか
ら図（Ｄ）でインバータを発生し最終的な論理ゲートに
変換し、それかもとの回路と合っていれば正しい論理ゲ
ートと認識する。
ところが、このような従来の論理ゲートの認識法では、
論理ゲートの変換が複雑で手間がかかり、回路の規模が
大きくなった場合、処理時間が長くなるという実用上の
大きな問題が生ずる。
論理ゲートの変換が複雑で手間がかかり、回路の規模が
大きくなった場合、処理時間が長くなるという実用上の
大きな問題が生ずる。
本発明においては、マスクパターンの検査方法において
、トランジスタレベルの回路を論理ゲートレベルの回路
に変換するためのに、抽出されたトランジスタの接続を
追跡して１個の論理ゲートを構成するトランジスタ群を
１グループとなるようにまとめ、その後各グループ毎に
グループ内のトランジスタの接続を認識して論理ゲート
に変換するようにする。
、トランジスタレベルの回路を論理ゲートレベルの回路
に変換するためのに、抽出されたトランジスタの接続を
追跡して１個の論理ゲートを構成するトランジスタ群を
１グループとなるようにまとめ、その後各グループ毎に
グループ内のトランジスタの接続を認識して論理ゲート
に変換するようにする。
第６図に本発明概念の説明のために、系統的説明図を示
している。先ず、ＬＳＩの製造のための何枚ものマスク
パターンデータから、各層の各層ターン間の重なりや位
置関係を調べ（トランジスタ回路抽出ルーチン）、トラ
ンジスタレベルの回路を抽出する。次に、抽出された各
トランジスタ間の接続（直列、並列等）を調べ論理回路
レベルに変換しく論理回路構成ルーチン）、回路設計に
おける論理接続データファイルの情報と比較照合して（
比較照合ルーチン）、マスクパターンの設計エラーを検
出する。
している。先ず、ＬＳＩの製造のための何枚ものマスク
パターンデータから、各層の各層ターン間の重なりや位
置関係を調べ（トランジスタ回路抽出ルーチン）、トラ
ンジスタレベルの回路を抽出する。次に、抽出された各
トランジスタ間の接続（直列、並列等）を調べ論理回路
レベルに変換しく論理回路構成ルーチン）、回路設計に
おける論理接続データファイルの情報と比較照合して（
比較照合ルーチン）、マスクパターンの設計エラーを検
出する。
本発明は特にこの論理回路構成ルーチンの改善に関する
ものであり、従来のようにトランジスタの接続が直列か
並列かを認識することなく、以下の手法でトランジスタ
の接続を追跡してトランジスタをグループ化して１つの
グループの接続を１度にみることを可能とする。即ち、
トランジスタグループ化のために、接続追跡するにあた
り、まず各トランジスタ回路の配線部の等電位部分（以
下ノードと称する）の種別を次の４種類のうちのどれに
あたるかを判別する。
ものであり、従来のようにトランジスタの接続が直列か
並列かを認識することなく、以下の手法でトランジスタ
の接続を追跡してトランジスタをグループ化して１つの
グループの接続を１度にみることを可能とする。即ち、
トランジスタグループ化のために、接続追跡するにあた
り、まず各トランジスタ回路の配線部の等電位部分（以
下ノードと称する）の種別を次の４種類のうちのどれに
あたるかを判別する。
■電源ノード
電源（ＶＤＤ）、グランド（ＶＳＳ）につながるノ一ド
■出力ノード
論理ゲートの出力となるノード、即ち、（：ＭＯＳのの
場合、Ｐ−ｃｈ＋ Ｎ−ｃｈの両方のトランジスタのソ
ース／ドレインにつながるノードである。
場合、Ｐ−ｃｈ＋ Ｎ−ｃｈの両方のトランジスタのソ
ース／ドレインにつながるノードである。
■分岐ノード
３個以上のトランジスタのソース／ドレインにつながる
ノード ■接続ノード 上記■■■以外のすべてのノード このように、各ノードの種別を決定した後、トランジス
タを追跡してグループ化を行なう。
ノード ■接続ノード 上記■■■以外のすべてのノード このように、各ノードの種別を決定した後、トランジス
タを追跡してグループ化を行なう。
トランジスタを追跡する方法としては、先ず、トランジ
スタのソース／ドレインが電源ＶＤＤ（高位）又はＶＳ
Ｓ（低位）となっているトランジスタに注目し、そのＶ
ＤＤまたはＶＳＳのノードを出発点としてトランジスタ
のソース／ドレインをたどって追跡を行なう。あるＶＤ
Ｄ又はＶＳＳから追跡を始めた場合、その追跡が終了す
る条件としては次の２つがある。
スタのソース／ドレインが電源ＶＤＤ（高位）又はＶＳ
Ｓ（低位）となっているトランジスタに注目し、そのＶ
ＤＤまたはＶＳＳのノードを出発点としてトランジスタ
のソース／ドレインをたどって追跡を行なう。あるＶＤ
Ｄ又はＶＳＳから追跡を始めた場合、その追跡が終了す
る条件としては次の２つがある。
ａ、追跡により出力ノードに到達した場合す、追跡によ
り分岐ノードに到達した場合全てのＶＤＤ又はｖＳＳか
らの追跡により得られたトランジスタの接続情報は最後
に到達したノード番号に関して集められる。この中から
ｂの終了条件により分岐ノードに関して集められたトラ
ンジスタ群があれば、更にそのノードを出発点としてま
だ追跡されていないトランジスタについて同様に追跡を
行なう。
り分岐ノードに到達した場合全てのＶＤＤ又はｖＳＳか
らの追跡により得られたトランジスタの接続情報は最後
に到達したノード番号に関して集められる。この中から
ｂの終了条件により分岐ノードに関して集められたトラ
ンジスタ群があれば、更にそのノードを出発点としてま
だ追跡されていないトランジスタについて同様に追跡を
行なう。
以上の処理を繰返してすべてのトランジスタがａの終了
条件により出力ノードに関して集められれば追跡を終了
する。こうして、それぞれの出力ノードに関して集めら
れたトランジスタ群が１つのグループであり、即ち、こ
れが１個の論理ゲートを構成している。第１図に以上の
トランジスタのグループ化をフローチャートで表してい
る。
条件により出力ノードに関して集められれば追跡を終了
する。こうして、それぞれの出力ノードに関して集めら
れたトランジスタ群が１つのグループであり、即ち、こ
れが１個の論理ゲートを構成している。第１図に以上の
トランジスタのグループ化をフローチャートで表してい
る。
本発明の方法によれば、従来のようにトランジスタの接
続が直列か並列かを認識することなく、上記手法でトラ
ンジスタの接続を追跡してトランジスタ回路を１個の論
理ゲートを構成するトランジスタ群を１グループとなる
ようにグループ化するのでその後各グループ毎にグルー
プ内のトランジスタの接続を認識して論理ゲートに変換
するのが、容易であり、論理ゲートレベルの回路に変換
する処理に要する時間を短縮することができる。
続が直列か並列かを認識することなく、上記手法でトラ
ンジスタの接続を追跡してトランジスタ回路を１個の論
理ゲートを構成するトランジスタ群を１グループとなる
ようにグループ化するのでその後各グループ毎にグルー
プ内のトランジスタの接続を認識して論理ゲートに変換
するのが、容易であり、論理ゲートレベルの回路に変換
する処理に要する時間を短縮することができる。
以下、より詳細に本発明を説明するために、第２図〜第
４図のＣＭＯＳ構成の回路について、本発明の方法でト
ランジスタを追跡するする例を示す。
４図のＣＭＯＳ構成の回路について、本発明の方法でト
ランジスタを追跡するする例を示す。
第２図において、Ｔｒｉ〜１０はトランジスタを示し、
各部に示した数字はノード番号であり、ｐ−ｃｈのトラ
ンジスタのゲートノードに１〜４及び６を附し、Ｎ−ｃ
ｈのトランジスタのゲートノードに１〜４及び６を附し
、さらに、これらのトランジスタの接続配線ノードに５
〜９を附している。またＶＤＤは高位の電源ノード、Ｖ
ＳＳは低位の電源ノードを表す。
各部に示した数字はノード番号であり、ｐ−ｃｈのトラ
ンジスタのゲートノードに１〜４及び６を附し、Ｎ−ｃ
ｈのトランジスタのゲートノードに１〜４及び６を附し
、さらに、これらのトランジスタの接続配線ノードに５
〜９を附している。またＶＤＤは高位の電源ノード、Ｖ
ＳＳは低位の電源ノードを表す。
各トランジスタの接続とＰ−ｃｈ、 Ｎ−ｃｈの別を
第３図の表に示している。また、第４図に前述のノード
の種別と対応して第２図のノード番号を示している。
第３図の表に示している。また、第４図に前述のノード
の種別と対応して第２図のノード番号を示している。
最初にトランジスタのソース／ドレインがＶＤＤ又はＶ
ＳＳを持つものとしてＴｒｌ ＋ Ｔｒ２＋ Ｔｒ３＋
Ｔｒ５＋ Ｔｒ８＋Ｔｒ９． Ｔｒｉｏが選ばれる。
ＳＳを持つものとしてＴｒｌ ＋ Ｔｒ２＋ Ｔｒ３＋
Ｔｒ５＋ Ｔｒ８＋Ｔｒ９． Ｔｒｉｏが選ばれる。
このうちＴ ｒ １ ＋ Ｔ ｒ ２ ＋ Ｔ ｒ ３
はすべて分岐ノード５に、またＴｒ５及びＴｒ８からた
どって得られるＴｒ７． Ｔｒ６は出力ツードロに集ま
り、さらにＴｒ９．Ｔｒｉｏは出力ノード９に集り、そ
れぞれ１グループを形成する。これで最初の追跡は終了
する。次に分岐ノード５から同様に追跡を行なうとＴｒ
４をたどって出力ツードロに到達するため、分岐ノード
５に関して集められていたＴｒｉ、Ｔｒ２．Ｔｒ３とこ
こで追跡したＴｒ４も出力ツードロのグループに加える
。こうして、出力ツードロと９に関してそれぞれのトラ
ンジスタが集められる。このように出力ノードに関して
集められたトランジスタ群が１個の論理ゲートを構成し
ているため、これらのグループ毎の接続を認識すれば論
理ゲートに変換できる。
はすべて分岐ノード５に、またＴｒ５及びＴｒ８からた
どって得られるＴｒ７． Ｔｒ６は出力ツードロに集ま
り、さらにＴｒ９．Ｔｒｉｏは出力ノード９に集り、そ
れぞれ１グループを形成する。これで最初の追跡は終了
する。次に分岐ノード５から同様に追跡を行なうとＴｒ
４をたどって出力ツードロに到達するため、分岐ノード
５に関して集められていたＴｒｉ、Ｔｒ２．Ｔｒ３とこ
こで追跡したＴｒ４も出力ツードロのグループに加える
。こうして、出力ツードロと９に関してそれぞれのトラ
ンジスタが集められる。このように出力ノードに関して
集められたトランジスタ群が１個の論理ゲートを構成し
ているため、これらのグループ毎の接続を認識すれば論
理ゲートに変換できる。
以上の追跡結果を第５図にまとめて示しているこのよう
に、トランジスタレベルの回路を１個の論理ゲートを構
成するトランジスタ群を１グループになるようにまとめ
、各グループ毎に、それぞれ各グループ内のトランジス
タの接続を予め登録したテーブルを参照することにより
論理ゲートに変換し、先に説明した第６図の系統図のよ
うに論理接続データファイルの情報と比較しマスクパタ
ーンの設計エラーをチェックする。その際、各グループ
毎に、グループ内のトランジスタの接続を認識し論理ゲ
ートに変換することは任意の方法を用いることができ、
例えば、第１図のように分岐ノードに集められたトラン
ジスタの接続情報は分岐ノードに関するマトリクスに格
納し、一方、出力ノードに集められたトランジスタの接
続情報は出力ノードに関するマトリクスに格納し、予め
作製しておいたテーブルを参照して接続を認識しく１３
） 論理ゲートに変換することができる。或いは、先に示し
た従来例の規則に従ってＰ側５Ｎ側をそれぞれ独立にＡ
ＮＤ １０Ｒ変換する方法によっても良く、その場合、
既に本発明により、一つの論理を構成する単位にグルー
プ化が行なわれているので、単に従来法を適用して論理
ゲートを認識するよりその認識に要する時間が短縮され
る。
に、トランジスタレベルの回路を１個の論理ゲートを構
成するトランジスタ群を１グループになるようにまとめ
、各グループ毎に、それぞれ各グループ内のトランジス
タの接続を予め登録したテーブルを参照することにより
論理ゲートに変換し、先に説明した第６図の系統図のよ
うに論理接続データファイルの情報と比較しマスクパタ
ーンの設計エラーをチェックする。その際、各グループ
毎に、グループ内のトランジスタの接続を認識し論理ゲ
ートに変換することは任意の方法を用いることができ、
例えば、第１図のように分岐ノードに集められたトラン
ジスタの接続情報は分岐ノードに関するマトリクスに格
納し、一方、出力ノードに集められたトランジスタの接
続情報は出力ノードに関するマトリクスに格納し、予め
作製しておいたテーブルを参照して接続を認識しく１３
） 論理ゲートに変換することができる。或いは、先に示し
た従来例の規則に従ってＰ側５Ｎ側をそれぞれ独立にＡ
ＮＤ １０Ｒ変換する方法によっても良く、その場合、
既に本発明により、一つの論理を構成する単位にグルー
プ化が行なわれているので、単に従来法を適用して論理
ゲートを認識するよりその認識に要する時間が短縮され
る。
なお、以上において、ＣＭＯ５回路の場合を例にして説
明したが他の回路の場合においても全く同じ方法でグル
ープ化が可能である。
明したが他の回路の場合においても全く同じ方法でグル
ープ化が可能である。
以上のように、本発明によれば従来のようにトランジス
タの接続が直列か並列かを認識することなく、上記手法
でトランジスタレベルの回路の接続を追跡してトランジ
スタ回路を１個の論理ゲートを構成するトランジスタ群
を１グループとなるようにまとめ、その後各グループ毎
にグループ内のトランジスタの接続を認識し論理ゲート
に変換するので、トランジスタレベルの回路から論理ゲ
−トレベルの回路に変換する処理時間が短縮でき、マス
クパターンの検査に要する時間を短縮することが可能と
なる。
タの接続が直列か並列かを認識することなく、上記手法
でトランジスタレベルの回路の接続を追跡してトランジ
スタ回路を１個の論理ゲートを構成するトランジスタ群
を１グループとなるようにまとめ、その後各グループ毎
にグループ内のトランジスタの接続を認識し論理ゲート
に変換するので、トランジスタレベルの回路から論理ゲ
−トレベルの回路に変換する処理時間が短縮でき、マス
クパターンの検査に要する時間を短縮することが可能と
なる。
【図面の簡単な説明】
第１図は本発明のトランジスタのグループ化のフローチ
ャート、第２図は本発明の詳細な説明するための回路図
、第３図は第２図の回路図のトランジスタの接続図、第
４図は第２図の回路のノードの種別を示す図、第５図は
第２図のトランジスタの追跡を示す図、第６図はマスク
パターンの検査法の系統図、第７図は従来例の説明図で
ある主な符号 １〜９・・・ノード
ャート、第２図は本発明の詳細な説明するための回路図
、第３図は第２図の回路図のトランジスタの接続図、第
４図は第２図の回路のノードの種別を示す図、第５図は
第２図のトランジスタの追跡を示す図、第６図はマスク
パターンの検査法の系統図、第７図は従来例の説明図で
ある主な符号 １〜９・・・ノード
Claims (3)
- （１）マスクパターンデータから、各層の各パターン間
の重なりや位置関係を調べることによりトランジスタ回
路を抽出し、該トランジスタ回路の接続を認識して論理
ゲートに変換し、論理接続データファイルの情報と比較
してマスクパターンの検査を行なうマスクパターンの検
査方法において、予め、抽出したトランジスタ回路を、
１個の論理ゲートを構成するトランジスタ群を１グルー
プとなるようにまとめた後、各グループ内のトランジス
タの接続を論理ゲートに変換することを特徴とするマス
クパターンの検査方法。 - （２）特許請求の範囲第１項記載のマスクパターン検査
方法において、 まず前記トランジスタ回路の全ノードの種別を判定した
後、トランジスタの追跡を分岐ノードまたは出力ノード
に到達することを終了条件として電源ノードから開始し
、 追跡により得られたトランジスタの接続情報を最後に到
達したノード番号に関して集め、その中から前記終了条
件により分岐ノードに関して集められたトランジスタ群
があれば、更にそのノードを出発点としてまだ追跡され
ていないトランジスタについて同様に追跡を行ない、 以上の処理を繰返してすべてのトランジスタが前記終了
条件により出力ノードに関して集められれば追跡を終了
し、 それぞれの出力ノードに関して集められたトランジスタ
群を１つのグループとして該グループ毎にトランジスタ
の接続を認識して論理ゲートに変換することを特徴とす
るマスクパターンの検査方法。 - （３）特許請求の範囲第２項記載のマスクパターンの検
査方法において、 抽出したトランジスタの回路のノードの前記種別を、 〔１〕電源端子に接続する電源ノード、 〔２〕論理ゲートの出力となる出力ノード、 〔３〕３個以上のトランジスタのソース／ドレインにつ
ながる分岐ノード、 〔４〕上記〔１〕〔２〕〔３〕以外のすべてのノードで
ある接続ノード、 の４種類とし、そのうちのどれにあたるかを判別し、 次に、トランジスタの電源につながるノードを出発点と
してトランジスタのソース／ドレインをたどって追跡を
行なうことを特徴とするマスクパターンの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229535A JPS6288323A (ja) | 1985-10-15 | 1985-10-15 | マスクパタ−ンの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229535A JPS6288323A (ja) | 1985-10-15 | 1985-10-15 | マスクパタ−ンの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288323A true JPS6288323A (ja) | 1987-04-22 |
Family
ID=16893690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229535A Pending JPS6288323A (ja) | 1985-10-15 | 1985-10-15 | マスクパタ−ンの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152542A (ja) * | 1989-11-09 | 1991-06-28 | Rohm Co Ltd | マスクパターン検証方法 |
| US20150213182A1 (en) * | 2013-03-15 | 2015-07-30 | Taiwan Semiconductor Manufacturing Company Limited | Common template for electronic article |
-
1985
- 1985-10-15 JP JP60229535A patent/JPS6288323A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152542A (ja) * | 1989-11-09 | 1991-06-28 | Rohm Co Ltd | マスクパターン検証方法 |
| US20150213182A1 (en) * | 2013-03-15 | 2015-07-30 | Taiwan Semiconductor Manufacturing Company Limited | Common template for electronic article |
| US9613174B2 (en) * | 2013-03-15 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company Limited | Common template for electronic article |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5210699A (en) | Process for extracting logic from transistor and resistor data representations of circuits | |
| JPH02128446A (ja) | 半導体装置の製造方法 | |
| JPS6288323A (ja) | マスクパタ−ンの検査方法 | |
| JP3190514B2 (ja) | レイアウトデータ生成装置及び生成方法 | |
| JP2020537358A (ja) | 部品極性検出方法、システム、コンピュータで読取可能な記憶媒体及びデバイス | |
| JPS6288324A (ja) | マスクパタ−ンの検査方法 | |
| US6925615B2 (en) | Semiconductor device having embedded array | |
| JPS6265171A (ja) | マスクパタ−ンの検査方法 | |
| JPS63129466A (ja) | 回路接続検査装置 | |
| CN110781641A (zh) | 一种快速识别纠正版图中敏感图形的方法 | |
| JP3514892B2 (ja) | 半導体集積回路のレイアウト検証方法 | |
| JPH01130279A (ja) | マスクパターンの配線容量算出方法 | |
| JPS6126243A (ja) | Ｌｓｉア−トワ−クデ−タの回路接続照合出力装置 | |
| US20020112215A1 (en) | Method and system for finding static NAND and NOR gates within a circuit and identifying the constituent FETs each gate | |
| JPH0338853A (ja) | 集積回路マスクパターンの検証方法 | |
| JP2851078B2 (ja) | 半導体集積回路の製造方法 | |
| JP2626498B2 (ja) | 自動配置配線処理方法 | |
| JPH0618626A (ja) | シミュレーション用回路データの生成方法とデータの生成装置 | |
| JPS63137372A (ja) | マスクパタ−ン検証方法 | |
| JPH01311716A (ja) | スタティックフリップフロップ回路 | |
| JPH0727535B2 (ja) | 回路の照合方法 | |
| JPH0392970A (ja) | 半導体回路の機能判定方法 | |
| JPH04178775A (ja) | 集積回路マスクパターンの検証方法 | |
| JPH0528220A (ja) | 論理シミユレーシヨン装置 | |
| JPH03100868A (ja) | 回路抽出方法 |