JPS6285461A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPS6285461A JPS6285461A JP60225896A JP22589685A JPS6285461A JP S6285461 A JPS6285461 A JP S6285461A JP 60225896 A JP60225896 A JP 60225896A JP 22589685 A JP22589685 A JP 22589685A JP S6285461 A JPS6285461 A JP S6285461A
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- JP
- Japan
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- layer
- sidewall
- oxide film
- wiring layer
- polysilicon
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Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ １．ｓＩ等の半導体装置の製法に関
する。
する。
（発明の概要〕
本発明はＬ Ｄ Ｄ構造を有するＭＯＳ １．ｓＩ等の
半導体装置の製法において、ゲート電極と第１配線層の
側壁部に形成するサイドウオールの材料及びエツチング
液の種類を適当に選び、高濃度不純物領域の形成後、こ
のサイドウオールを除去することによって、サイドウオ
ール形成時の加工性を向上させ、また所謂シェアードコ
ンタクト部分での接触抵抗のばらつきを少なくするよう
にしたものである。
半導体装置の製法において、ゲート電極と第１配線層の
側壁部に形成するサイドウオールの材料及びエツチング
液の種類を適当に選び、高濃度不純物領域の形成後、こ
のサイドウオールを除去することによって、サイドウオ
ール形成時の加工性を向上させ、また所謂シェアードコ
ンタクト部分での接触抵抗のばらつきを少なくするよう
にしたものである。
ＭＯＳ １．ｓＩ例えばスタティックＲＡＭとしては、
周辺回路をＣ−ＭＯＳ、メモリセルを高抵抗負荷型Ｎチ
ャンネルＭＯ３で構成したものが知られている。第３図
はそのメモリセルの回路図である。
周辺回路をＣ−ＭＯＳ、メモリセルを高抵抗負荷型Ｎチ
ャンネルＭＯ３で構成したものが知られている。第３図
はそのメモリセルの回路図である。
一方、ＭＯ３Ｉ−ランジスタにおいては、ホントキャリ
ア効果を抑えるために、ドレインを従来のＮ＋槽構造ら
、ドレイン近傍の電界強度を弱くしたＮ＋Ｎ−構造に係
る所謂ＬＤＤ（ライトリ・ドープト・ドレイン）構造が
提案されている。
ア効果を抑えるために、ドレインを従来のＮ＋槽構造ら
、ドレイン近傍の電界強度を弱くしたＮ＋Ｎ−構造に係
る所謂ＬＤＤ（ライトリ・ドープト・ドレイン）構造が
提案されている。
第４図に１． ｒ’） ｎ構造のＭｏｌランジスタを採
用した第３図のメモリセルの一部の断面図を示す。
用した第３図のメモリセルの一部の断面図を示す。
同図中、ｆｌ、ｌは［）形シリコン基体、（２）はＮチ
ャンネルＭＯ３）ランジスタ、＋３１は第３図の接続点
すなわち所謂シェアードコンタクト部分（３）に対応し
た個処であり、高抵抗負荷（Ｒ）が第２層の高抵抗ポリ
シリコンＮ（４）で形成されている。ＮチャンネルＭＯ
Ｓトランジスタ（２）は夫々低濃度不純物領域（Ｎ−）
（５１と高濃度不純物領域（Ｎ” ） ［６１で構成さ
れたソース（７）及びドレイン（８）と、熱酸化の８１
０２によるゲート酸化膜（９）と、ポリシリコンのゲー
ト電極θ０）から成る。（１１）はゲート電極ｆ１ｍと
同じ第１層ポリシリコンからなる第１配線層であり、他
のＮチャンネルＭＯＳトランジスタのゲート電極に接続
されている。（１２）は１．０ＣＯＳ （選択酸化）
によるフィールド酸化膜、（１４）はＰＳＧ （リンシ
リケートガラス）又は５１０２による眉間絶縁膜である
。そして、この様な１、ｌ′）［）構造のＭＯＳトラン
ジスタによるメモリセルを作製する際には、図示のよう
にソース（７）とドレイン（８）を構成する高濃度不純
物領域（６）を形成するために、ゲート電極０ωの側壁
部に５ｉ０２をＲｒＥ（反応性イオンエツチング）でエ
ッチバ・７りして設けたサイドウオール（Ｉ３）を使用
している。
ャンネルＭＯ３）ランジスタ、＋３１は第３図の接続点
すなわち所謂シェアードコンタクト部分（３）に対応し
た個処であり、高抵抗負荷（Ｒ）が第２層の高抵抗ポリ
シリコンＮ（４）で形成されている。ＮチャンネルＭＯ
Ｓトランジスタ（２）は夫々低濃度不純物領域（Ｎ−）
（５１と高濃度不純物領域（Ｎ” ） ［６１で構成さ
れたソース（７）及びドレイン（８）と、熱酸化の８１
０２によるゲート酸化膜（９）と、ポリシリコンのゲー
ト電極θ０）から成る。（１１）はゲート電極ｆ１ｍと
同じ第１層ポリシリコンからなる第１配線層であり、他
のＮチャンネルＭＯＳトランジスタのゲート電極に接続
されている。（１２）は１．０ＣＯＳ （選択酸化）
によるフィールド酸化膜、（１４）はＰＳＧ （リンシ
リケートガラス）又は５１０２による眉間絶縁膜である
。そして、この様な１、ｌ′）［）構造のＭＯＳトラン
ジスタによるメモリセルを作製する際には、図示のよう
にソース（７）とドレイン（８）を構成する高濃度不純
物領域（６）を形成するために、ゲート電極０ωの側壁
部に５ｉ０２をＲｒＥ（反応性イオンエツチング）でエ
ッチバ・７りして設けたサイドウオール（Ｉ３）を使用
している。
従来の製法では、ＲＩＥのエツチングによりサイ１′ウ
オール（１３）を形成するときに、エッチパック物質で
ある５ｔｎ２と下地の５ｉＯ２（フィールド酸化膜、熱
酸１ヒ喫等）との選択比がとれないために、下地の５ｔ
０２までもエツチングされてしまう。
オール（１３）を形成するときに、エッチパック物質で
ある５ｔｎ２と下地の５ｉＯ２（フィールド酸化膜、熱
酸１ヒ喫等）との選択比がとれないために、下地の５ｔ
０２までもエツチングされてしまう。
一方、サイドウオール（１３）は爾後層間絶縁膜（１４
）等を形成する隔設切れ防止（平坦化）のために最後ま
で残している。そして、サイドウオール（１３）はゲー
ト部の側壁部以外の第１配線層（１１）の側壁部にも形
成され、このサイドウオール（１３）が残したまま、高
抵抗ポリシリコン層（４）が形成されていた。従って、
シェアードコンタクト部分（３）において、このｉｔ！
ｌ＋ ｔｌＥ抗ポリシリコン層（４）を介して第１配線
１ｉ１（ＩＩ）とＳｉ基体（１）の不純物領域ｆ５１
＋６１との相互接続を行った場合、第１配ｌｌ１Ｉ層（
１１）の側壁部 にサイドウオール（１３）が残ってい
ることにより、接触面積が少なくなり、接触抵抗のばら
つきが生じていた。
）等を形成する隔設切れ防止（平坦化）のために最後ま
で残している。そして、サイドウオール（１３）はゲー
ト部の側壁部以外の第１配線層（１１）の側壁部にも形
成され、このサイドウオール（１３）が残したまま、高
抵抗ポリシリコン層（４）が形成されていた。従って、
シェアードコンタクト部分（３）において、このｉｔ！
ｌ＋ ｔｌＥ抗ポリシリコン層（４）を介して第１配線
１ｉ１（ＩＩ）とＳｉ基体（１）の不純物領域ｆ５１
＋６１との相互接続を行った場合、第１配ｌｌ１Ｉ層（
１１）の側壁部 にサイドウオール（１３）が残ってい
ることにより、接触面積が少なくなり、接触抵抗のばら
つきが生じていた。
本発明は、」−記問題点を解決することができる半導体
装置の製法を提供するものである。
装置の製法を提供するものである。
本発明は、半導体基体（２１）−を−にゲート酸化膜（
２３）及びフィールド酸化膜（２２）を介してゲート電
極（２４）と第１配線層（２５）を同時に形成し、ゲー
ト電極（２４）と第１配線層（２５）をマスクにして基
体（２１）に低濃度不純物１ｍ域（２８） 、 （３
０）を形成する。次にゲート電極（２４）と第１配線層
（２５）の側壁部に所定のエツチング液に対して下地層
（２２） 、 （２３）とのエツチング速度が異なる
材料でサイドウオール（３２） 、 （４２）を形成
する。
２３）及びフィールド酸化膜（２２）を介してゲート電
極（２４）と第１配線層（２５）を同時に形成し、ゲー
ト電極（２４）と第１配線層（２５）をマスクにして基
体（２１）に低濃度不純物１ｍ域（２８） 、 （３
０）を形成する。次にゲート電極（２４）と第１配線層
（２５）の側壁部に所定のエツチング液に対して下地層
（２２） 、 （２３）とのエツチング速度が異なる
材料でサイドウオール（３２） 、 （４２）を形成
する。
このサイドウオール（３２） 、 （４２）をマスク
にして高濃度不純物領域（３４）を形成する。次に所定
のエツチング液を用いてサイドウオール（３２） 。
にして高濃度不純物領域（３４）を形成する。次に所定
のエツチング液を用いてサイドウオール（３２） 。
（４２）を除去する。なお低濃度不純物領域（２８）の
形成はサイドウオール（３２） 、 （４２）を除去
した後に形成するようにしてもよい。
形成はサイドウオール（３２） 、 （４２）を除去
した後に形成するようにしてもよい。
次で、シェアードコンクタト部分（３）において、第１
配線層（２５）及び不純物領域（２８）及び（３４）に
接続する例えば高抵抗層（３７）を形成する。
配線層（２５）及び不純物領域（２８）及び（３４）に
接続する例えば高抵抗層（３７）を形成する。
例えば、サイドウオール（３２） 、 （４２）の材
料としてポリシリコンを使用した場合には、エツチング
液として水酸化カリウムＫＯＨを用い、また窒化シリコ
ンを使用した場合には、エツチング液としてリン酸を用
いる。
料としてポリシリコンを使用した場合には、エツチング
液として水酸化カリウムＫＯＨを用い、また窒化シリコ
ンを使用した場合には、エツチング液としてリン酸を用
いる。
本発明によれば、ＲＴＥによるエツチングでサイドウオ
ール（３２） 、 （４２）を形成する際、エツチン
グされる物質がポリシリコン又は窒化シリコンであるた
め、フィールド酸化膜（２２）、熱酸化膜（２３）の３
１０２とはエツチング速度が異なることにより、制御性
が向トＬ７、フィールド酸化膜（２２） 、熱酸化ＩＩ
Ｉ（２３）をオーバーエツチングで削ることを防くこと
ができる。また、高濃度不純物領域（３４）形成（多、
サイト智ノオール（３２） 。
ール（３２） 、 （４２）を形成する際、エツチン
グされる物質がポリシリコン又は窒化シリコンであるた
め、フィールド酸化膜（２２）、熱酸化膜（２３）の３
１０２とはエツチング速度が異なることにより、制御性
が向トＬ７、フィールド酸化膜（２２） 、熱酸化ＩＩ
Ｉ（２３）をオーバーエツチングで削ることを防くこと
ができる。また、高濃度不純物領域（３４）形成（多、
サイト智ノオール（３２） 。
（４２）をエツチング液で除去するため、シェアードコ
ンタクト部分（３）における、ｉｉｉ ＨＥ抗層（３７
）と不純物領域（２８） 、 （３４）との接触面積
が広くなり、これにより接触抵抗のばらつきを少なくす
ることができる。
ンタクト部分（３）における、ｉｉｉ ＨＥ抗層（３７
）と不純物領域（２８） 、 （３４）との接触面積
が広くなり、これにより接触抵抗のばらつきを少なくす
ることができる。
実施例１
第１図を参照し一乙本実施例を説明する。
先ず、第１図Ａに示すよ・うに、Ｐ型Ｓｔ基体（２１）
ＬＯＣＯ３法による５ｉ０２のフィールド酸化膜（２２
）と ＳｉＯ２によるゲート酸化１！Ｊ（２３）を形成
した後、ポリシリコンを堆積し、ホ］・レジストを使用
してゲート電極（２４）と第１配線層（２５）を同時に
形成する。次に、ゲーＩ・電極（２４）と第１配線層（
２５）をマスクにｔ７てＮ型不純物を低濃度にイオン注
入又は拡散等によって導入してソース（２６）とドＬツ
イン（２７）の低濃度不純物領域（２８）を形成する。
ＬＯＣＯ３法による５ｉ０２のフィールド酸化膜（２２
）と ＳｉＯ２によるゲート酸化１！Ｊ（２３）を形成
した後、ポリシリコンを堆積し、ホ］・レジストを使用
してゲート電極（２４）と第１配線層（２５）を同時に
形成する。次に、ゲーＩ・電極（２４）と第１配線層（
２５）をマスクにｔ７てＮ型不純物を低濃度にイオン注
入又は拡散等によって導入してソース（２６）とドＬツ
イン（２７）の低濃度不純物領域（２８）を形成する。
次に第１図Ｂに示すように、プラズマＳｉ３Ｎ４を堆積
してＳ １３Ｎ ４層（３１）を形成する。
してＳ １３Ｎ ４層（３１）を形成する。
次に第１図Ｃに示すように、Ｓｉ３Ｎ４層（３１）をＲ
［Ｅでエッチハックしてゲート電極（２４）と第１配線
＋１ （２５）の側壁部にプラズマＳｉ３Ｎ４のサイド
ウオール（３２）を形成する。
［Ｅでエッチハックしてゲート電極（２４）と第１配線
＋１ （２５）の側壁部にプラズマＳｉ３Ｎ４のサイド
ウオール（３２）を形成する。
次に第１図りに示すように、サイドウオール（３２）を
マスクにしてＮ型不純物を高濃度にイオン注入又は拡散
により導入してソース（２６）とドレイン（２７）の高
濃度不純物領域（３４）を形成する。
マスクにしてＮ型不純物を高濃度にイオン注入又は拡散
により導入してソース（２６）とドレイン（２７）の高
濃度不純物領域（３４）を形成する。
次に第］１１ｆｆｌＥに示すように、ホットリン酸（約
１７０°Ｃのリン酸溶液）を使用してプラズマＳ ｉ３
Ｎ ４のサイドウオール（３１）を除去する。
１７０°Ｃのリン酸溶液）を使用してプラズマＳ ｉ３
Ｎ ４のサイドウオール（３１）を除去する。
次に第１図Ｆに示すように、ＳＯＧ （スピンオングラ
ス：アルコールに５ｔ０２を溶したもの）層（３５）及
びＰＳＧ （リン・シリケート・ガラス）（又は５ｉ０
２＋八５ＳＧ）層（３６）を形成する（厚さは合計２０
００人〜２５００人程度）。
ス：アルコールに５ｔ０２を溶したもの）層（３５）及
びＰＳＧ （リン・シリケート・ガラス）（又は５ｉ０
２＋八５ＳＧ）層（３６）を形成する（厚さは合計２０
００人〜２５００人程度）。
次に第１図Ｇに示すように、シェアード：Ｉンタクト部
分（３）において５ＯＧ７！（３５）及びＰＳＧｊ錯（
３６）に対してＲＩＥでコンタクト窓開りを行った後、
高抵抗負荷Ｒとなる高抵抗ポリシリコン層（３７）を形
成する。
分（３）において５ＯＧ７！（３５）及びＰＳＧｊ錯（
３６）に対してＲＩＥでコンタクト窓開りを行った後、
高抵抗負荷Ｒとなる高抵抗ポリシリコン層（３７）を形
成する。
この後、絶縁層、ＭＯＳ）・ランジスタの電極の形成等
の所定の工程を経て第３図の回路を有するスタティック
ＲＡＭを作製する。
の所定の工程を経て第３図の回路を有するスタティック
ＲＡＭを作製する。
実施例２
第２図を参照して本実施例を説明する。
先ず、第２図Ａに示すように、実施例１と同様にＰ型Ｓ
＋基体（２１）にフィールド酸化膜（２２）とゲート酸
化膜（２３）を形成した後ポリシリコンより成るゲート
電極（２４）と第１配線層（２５）を同時に形成する。
＋基体（２１）にフィールド酸化膜（２２）とゲート酸
化膜（２３）を形成した後ポリシリコンより成るゲート
電極（２４）と第１配線層（２５）を同時に形成する。
次に、ゲート電極（２４）と第１配線層（２５）をマス
クにしてＮ型不純物を低濃度にイオン注入又は拡散によ
り導入してソース（２６）とドレイン（２７）の低濃度
不純物領域（２日）を形成する。次に、ゲート電極（２
４）と第１配線層（２５）の表面を僅かに酸化させて、
酸化膜（４０）を形成する。
クにしてＮ型不純物を低濃度にイオン注入又は拡散によ
り導入してソース（２６）とドレイン（２７）の低濃度
不純物領域（２日）を形成する。次に、ゲート電極（２
４）と第１配線層（２５）の表面を僅かに酸化させて、
酸化膜（４０）を形成する。
次に第２図Ｂに示すように、ポリシリコンを堆積してポ
リシリコン層（４１）を形成する。
リシリコン層（４１）を形成する。
次に第２図Ｃに示すように、ポリシリコン層（旧）をＲ
ｒＥでエッチバックしてゲート電極（２４）と第１配線
層（２５）の側壁部にポリシリコンのサイドウオール（
４２）を形成する。
ｒＥでエッチバックしてゲート電極（２４）と第１配線
層（２５）の側壁部にポリシリコンのサイドウオール（
４２）を形成する。
次に第２図りに示すように、サイドウオール（４２）を
マスクにしてＮ型不純物を高濃度にイオン注入又は拡散
によって導入してソース（２６）とドレイン（２７）の
高濃度不純物領域（３４）を形成する。
マスクにしてＮ型不純物を高濃度にイオン注入又は拡散
によって導入してソース（２６）とドレイン（２７）の
高濃度不純物領域（３４）を形成する。
次に第２図Ｅに示すように、ＫＯ］１溶液を使用してポ
リシリコンのサイドウオール（４２）を除去する。
リシリコンのサイドウオール（４２）を除去する。
次に第２図Ｆに示すように、３００層（３５）及びＰＳ
Ｇ （又は５１０２ 、＾５ｓＧ）層（３６）を形成す
る。
Ｇ （又は５１０２ 、＾５ｓＧ）層（３６）を形成す
る。
次に第２図Ｇに示すように、シェアードコンタクト部分
（３）において３００層（３５）及びＰ Ｓ ０層（３
６）に対し°ζＲＹＥでコンタクＩ・窓開けを行った後
、高抵抗負荷Ｒとなる高抵抗ポリシリ′：１ン層（３７
）を形成する。
（３）において３００層（３５）及びＰ Ｓ ０層（３
６）に対し°ζＲＹＥでコンタクＩ・窓開けを行った後
、高抵抗負荷Ｒとなる高抵抗ポリシリ′：１ン層（３７
）を形成する。
この後、絶縁層、ＭＯＳトランジスタの電極の形成等の
所定の工程を経て第３図の回路を有するスタティックＲ
ＡＭを作製する。
所定の工程を経て第３図の回路を有するスタティックＲ
ＡＭを作製する。
なお、−上記第１及び第２の実施例において、図面のＡ
に示す工程で低濃度不純物領域（２８）を形成したが、
この工程の代わりに、Ｆに示す工程において低濃度不純
物領域（２８）を形成するようにしても良い。
に示す工程で低濃度不純物領域（２８）を形成したが、
この工程の代わりに、Ｆに示す工程において低濃度不純
物領域（２８）を形成するようにしても良い。
本発明によれば、ＲＩＰによるエッチバンクでサイドウ
オールを形成する際、エツチングされる物質が窒化シリ
コン又はポリシリコンであるため、制御性が向上し、下
地のフィールド酸化膜をオーバーエツチングで削ること
をふせぐことができる。
オールを形成する際、エツチングされる物質が窒化シリ
コン又はポリシリコンであるため、制御性が向上し、下
地のフィールド酸化膜をオーバーエツチングで削ること
をふせぐことができる。
また、ゲート電極と第１配線層の側壁部にエソヂング可
能なサイドウオールを形成し、このサイドウオールをマ
スクにしてＬ Ｄ Ｄ構造に係る高濃度不純物領域を形
成した後、所定のエツチング液で除去するため、その後
シェアードコンタクト部分において高抵抗層を形成する
ときに不純物領域との接触面積が広くなり、これにより
接触抵抗のばらつきを少なくすることができる。
能なサイドウオールを形成し、このサイドウオールをマ
スクにしてＬ Ｄ Ｄ構造に係る高濃度不純物領域を形
成した後、所定のエツチング液で除去するため、その後
シェアードコンタクト部分において高抵抗層を形成する
ときに不純物領域との接触面積が広くなり、これにより
接触抵抗のばらつきを少なくすることができる。
第１図Ａ−Ｇは本発明の実施例の工程図、第２図Ａ〜Ｇ
は他の実施例の工程図、第３図はスタチックＲＡＭのメ
モリセルの回路図、第４図は従来例の半導体装置の断面
図である。 （３）はシェアードコンタクト部分、（２５）は第１配
線層、（２６）はソース、（２７）はドイレン、（２８
）は低濃度不純物領域、（３１）は窒化シリコン層、（
３２） 、 （４２）はサイドウオール、（３４）は
高濃度不純物領域、（３７）は高抵抗ポリシリコン層、
（旧）はポリシリコン層である。 京な −一′ シー
０−ニー 「Ａ償 シー ＊≦ く ＝ Ｑ − −二 ＋″″坏 く ＝ Ｑ Ｑ 従来４列の区ＩＴ面ダ 第４図 −−り１ｃ
は他の実施例の工程図、第３図はスタチックＲＡＭのメ
モリセルの回路図、第４図は従来例の半導体装置の断面
図である。 （３）はシェアードコンタクト部分、（２５）は第１配
線層、（２６）はソース、（２７）はドイレン、（２８
）は低濃度不純物領域、（３１）は窒化シリコン層、（
３２） 、 （４２）はサイドウオール、（３４）は
高濃度不純物領域、（３７）は高抵抗ポリシリコン層、
（旧）はポリシリコン層である。 京な −一′ シー
０−ニー 「Ａ償 シー ＊≦ く ＝ Ｑ − −二 ＋″″坏 く ＝ Ｑ Ｑ 従来４列の区ＩＴ面ダ 第４図 −−り１ｃ
Claims (1)
- 【特許請求の範囲】 半導体基体上にゲート電極と第１配線層を同時に形成す
る工程と、 上記ゲート電極と第１配線層をマスクにして低濃度不純
物領域を形成する工程と、 上記ゲート電極と第１配線層の側壁部に所定のエッチン
グ液に対し下地層との選択比がとれる材料でサイドウォ
ールを形成する工程と、 上記サイドウォールをマスクにして高濃度不純物領域を
形成する工程と、 上記所定のエッチング液により上記サイドウォールを除
去する工程、 を有する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225896A JPS6285461A (ja) | 1985-10-09 | 1985-10-09 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225896A JPS6285461A (ja) | 1985-10-09 | 1985-10-09 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6285461A true JPS6285461A (ja) | 1987-04-18 |
Family
ID=16836576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225896A Pending JPS6285461A (ja) | 1985-10-09 | 1985-10-09 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6285461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967409B2 (en) | 1995-07-27 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1985
- 1985-10-09 JP JP60225896A patent/JPS6285461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967409B2 (en) | 1995-07-27 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7126174B2 (en) | 1995-07-27 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
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