JPS6284561A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6284561A JPS6284561A JP22429885A JP22429885A JPS6284561A JP S6284561 A JPS6284561 A JP S6284561A JP 22429885 A JP22429885 A JP 22429885A JP 22429885 A JP22429885 A JP 22429885A JP S6284561 A JPS6284561 A JP S6284561A
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- semiconductor
- gate
- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタに関する。
ものである。
第５図は、従来の半導体装置を示す図であり第６図、第
７図は、その断面図である。図において、１１）は、Ｐ
−形（Ｎ−形）半導体基板を示し、（２）及び（３）は
前記半導体基板と反対４電型のＮ形（Ｐ”！、）半導体
領域を形成し、電界効果トランジスタのソース・ドレイ
ン領域となる。＋１１ ＋７） Ｐ 形（Ｎ−形）半導
体の表面には、絶縁体１４）が形成され、＋２１ 及ヒ
１３＋のＮ形（Ｐ形）ソース・ドレイン＠域間に重なる
ようにゲート電極（５）が配置され、これが電界効果ト
ランジスタのゲート領域（６）となる。
７図は、その断面図である。図において、１１）は、Ｐ
−形（Ｎ−形）半導体基板を示し、（２）及び（３）は
前記半導体基板と反対４電型のＮ形（Ｐ”！、）半導体
領域を形成し、電界効果トランジスタのソース・ドレイ
ン領域となる。＋１１ ＋７） Ｐ 形（Ｎ−形）半導
体の表面には、絶縁体１４）が形成され、＋２１ 及ヒ
１３＋のＮ形（Ｐ形）ソース・ドレイン＠域間に重なる
ようにゲート電極（５）が配置され、これが電界効果ト
ランジスタのゲート領域（６）となる。
さらに、電界効果トランジスタのソース・ドレイン領域
（２）及び１３）と、ゲート頭載（６１以外のＰ形（Ｎ
−形）半導体…の内部表面にはこれより濃度の高いＰ形
（Ｎ形）半導体領域（７）が形成されている。
（２）及び１３）と、ゲート頭載（６１以外のＰ形（Ｎ
−形）半導体…の内部表面にはこれより濃度の高いＰ形
（Ｎ形）半導体領域（７）が形成されている。
次に動作について説明する。Ｐ形（Ｎ形）半導体基板ｉ
ｌ＋に対し、ゲート電極＋５１に正（負）の′電圧を印
加すると、この１圧は絶縁体（４）全介し、基板ｆｉ＋
とゲート電極（６）間に強い電界を生じさせ、基板Ｉｌ
＋と絶縁体（４ンの界面に電子（正孔）が集まり反転層
が形成される。
ｌ＋に対し、ゲート電極＋５１に正（負）の′電圧を印
加すると、この１圧は絶縁体（４）全介し、基板ｆｉ＋
とゲート電極（６）間に強い電界を生じさせ、基板Ｉｌ
＋と絶縁体（４ンの界面に電子（正孔）が集まり反転層
が形成される。
この反転層がＮ形（Ｐ形）半導体領域１２）及び（３１
の間に形成されることによりチャネルが形成される。こ
の状態でＮｊｆ１３ＣＰ形）ソース・ドレイン領域１２
１ 、 ＋３１間に電、圧が印加されると電流が流れる
ことになる。また、絶縁体に接した半導体表向では、電
圧を外から印加しなくても反転層ができやすく、これを
防ぐため半導体表面に濃度の高いＰ形（Ｎ形）半導体領
域（６１（チャネルストップ）を形成している。
の間に形成されることによりチャネルが形成される。こ
の状態でＮｊｆ１３ＣＰ形）ソース・ドレイン領域１２
１ 、 ＋３１間に電、圧が印加されると電流が流れる
ことになる。また、絶縁体に接した半導体表向では、電
圧を外から印加しなくても反転層ができやすく、これを
防ぐため半導体表面に濃度の高いＰ形（Ｎ形）半導体領
域（６１（チャネルストップ）を形成している。
従来の半導体装置は、以上のように８Ｉ成されているの
で静的なソース・ドレイン間耐圧が、ドレイン・基板間
耐圧でＩＩＩ限されており、ソース・ドレイン間の距ｉ
ｔ大きくしてもソース・ドレイン間耐圧が高くならない
などの問題点があった口 この発明は、上記のような問題点を解消するためになさ
れたもので、工程を追加することなく、容易に１耐圧を
高くすることができる半導体装置を得ることを目的とす
る◎ 〔問題点１−１決するための手段〕 この発明に係る半導体装置は、チャネルストップを、ソ
ース・ドレインから一定距離をとり形成するとともにゲ
ート領域と、チャネルストップ間の領域を厚みの小さい
絶縁体を介し、ゲート電極が直なるように配置したもの
である。
で静的なソース・ドレイン間耐圧が、ドレイン・基板間
耐圧でＩＩＩ限されており、ソース・ドレイン間の距ｉ
ｔ大きくしてもソース・ドレイン間耐圧が高くならない
などの問題点があった口 この発明は、上記のような問題点を解消するためになさ
れたもので、工程を追加することなく、容易に１耐圧を
高くすることができる半導体装置を得ることを目的とす
る◎ 〔問題点１−１決するための手段〕 この発明に係る半導体装置は、チャネルストップを、ソ
ース・ドレインから一定距離をとり形成するとともにゲ
ート領域と、チャネルストップ間の領域を厚みの小さい
絶縁体を介し、ゲート電極が直なるように配置したもの
である。
この発明において、チャネルストップとソース・ドレイ
ン間距＋ａＶ大きくすることにより、ドレイン−基板間
が上がる。
ン間距＋ａＶ大きくすることにより、ドレイン−基板間
が上がる。
〔発明、の去碓例〕 ・
以下、この発明の一実施例２図について説明する。第１
図はこの発明による半導体装置を示す図であり第２図、
第３図は、その断面図である。図におＡて＋ＬｌはＰ−
形（Ｎ−形）半導体基板全示し、（２）及び（３）ハ、
Ｎ〜ＣＰ〜）半導体領域であって、電界効果トランジス
タのソース・ドレイン領域となる。＋１１のＰ形（Ｎ形
）半導体基板の表面には、絶縁体＋４１が形成され、（
２１及び（３）のＮ形〔Ｐ形）半導体ソース・ドレイン
領域間に也なるようにゲート電極（６）が配置され、こ
れが電界効果トランジスタのゲート頭載（６）となるさ
らに、電界効果トランジスタのソース・ドレイン領域１
２）及び（３１とゲート領域（６）からある一定距離を
とり、基板に比べ濃度の高いＰ形〔Ｎ形）半導体領域（
７）が形成され、ゲート電極（６）は、このＰ形（Ｎ形
）半導体領域＋ｔ＋ ｖｃ ｙなるように配置しである
。
図はこの発明による半導体装置を示す図であり第２図、
第３図は、その断面図である。図におＡて＋ＬｌはＰ−
形（Ｎ−形）半導体基板全示し、（２）及び（３）ハ、
Ｎ〜ＣＰ〜）半導体領域であって、電界効果トランジス
タのソース・ドレイン領域となる。＋１１のＰ形（Ｎ形
）半導体基板の表面には、絶縁体＋４１が形成され、（
２１及び（３）のＮ形〔Ｐ形）半導体ソース・ドレイン
領域間に也なるようにゲート電極（６）が配置され、こ
れが電界効果トランジスタのゲート頭載（６）となるさ
らに、電界効果トランジスタのソース・ドレイン領域１
２）及び（３１とゲート領域（６）からある一定距離を
とり、基板に比べ濃度の高いＰ形〔Ｎ形）半導体領域（
７）が形成され、ゲート電極（６）は、このＰ形（Ｎ形
）半導体領域＋ｔ＋ ｖｃ ｙなるように配置しである
。
さらにゲート１ＪＬ極（６１の下部のゲート領域（６１
とＰ＋形（Ｎ形）半導体領域（７）にはさまれた明域（
４ａ）の絶縁体膜厚は小さく形成されている。
とＰ＋形（Ｎ形）半導体領域（７）にはさまれた明域（
４ａ）の絶縁体膜厚は小さく形成されている。
次に動作について説明する。Ｐ形（Ｎ形）半導体基板（
１）に対し、ゲート電極（６）に正（負）の電圧を印加
するとこの電圧は、絶縁体（４１を介し半導体基板＋１
１とゲート岨′極］６）間に強い電界を生じさせ半導体
基板（１１と、絶縁体（４１の界面に電子（正孔）が集
まり反転層が形成される。
１）に対し、ゲート電極（６）に正（負）の電圧を印加
するとこの電圧は、絶縁体（４１を介し半導体基板＋１
１とゲート岨′極］６）間に強い電界を生じさせ半導体
基板（１１と、絶縁体（４１の界面に電子（正孔）が集
まり反転層が形成される。
この反転層が、Ｎ形（Ｐ形）ソース・ドレイン領域（２
１及び（３１０間に形成されることによりチャネルが形
成される。この状態でＮ１ＣＰ形）７−ス。
１及び（３１０間に形成されることによりチャネルが形
成される。この状態でＮ１ＣＰ形）７−ス。
ドレイン領域ｉ２１ 、 ＋３１間に電界が印加される
と、盲、流が流れることになる。また絶縁体＋４１１１
１ｍ接した半導体表面では、電圧を外から印加しなくて
も反転層ができやすく、これを防ぐため半導体表面にｆ
５度の高いＰ形（Ｎ形）半導体領域（６）（チャネルス
トップ）を形成している。この場合ソース・ドレイン領
域とチャネルストップかｉＡＨしないよう、ある一定の
距ｉを保ち、さらに、この半導体基板山上のチャネルを
制御するためにゲー） 電ｍ ＋５１ ｋチャネルスト
ップ（６）に東なるようにし、チャネルストップ（６１
で囲まれたゲート電極（５）下の絶縁体膜厚をゲート頭
載（６）と同程度にしである。
と、盲、流が流れることになる。また絶縁体＋４１１１
１ｍ接した半導体表面では、電圧を外から印加しなくて
も反転層ができやすく、これを防ぐため半導体表面にｆ
５度の高いＰ形（Ｎ形）半導体領域（６）（チャネルス
トップ）を形成している。この場合ソース・ドレイン領
域とチャネルストップかｉＡＨしないよう、ある一定の
距ｉを保ち、さらに、この半導体基板山上のチャネルを
制御するためにゲー） 電ｍ ＋５１ ｋチャネルスト
ップ（６）に東なるようにし、チャネルストップ（６１
で囲まれたゲート電極（５）下の絶縁体膜厚をゲート頭
載（６）と同程度にしである。
第４図は、ゲート・ソース間電圧とドレイン電流の関係
を示しだもので、ａは、ゲート頭載以外のゲート電極下
の絶縁体膜厚を大きくとっり場合の、ｂはチャネルスト
ップ領域で囲まれたゲートを極子の絶縁体膜厚ｔゲート
明域のそれと同程度にした場合の特性である。
を示しだもので、ａは、ゲート頭載以外のゲート電極下
の絶縁体膜厚を大きくとっり場合の、ｂはチャネルスト
ップ領域で囲まれたゲートを極子の絶縁体膜厚ｔゲート
明域のそれと同程度にした場合の特性である。
ａではゲート・ソース間電圧がＯｖ付近で、ドレイン電
流は０とならず、リーク電流が常に流れていることを示
している。
流は０とならず、リーク電流が常に流れていることを示
している。
以上の様に、チャネルストップ明域で囲まれたゲート電
極下の絶縁体膜厚をゲート頭載のそれと同程度にして、
ゲート電極をチャネルストップ＠域に重ね合わせること
により、ゲート・ソース電極とチャネルストップ＠戚で
一定の距ｉを保つことが可能となシソース・ドレイン間
耐圧を大きくすることができる。
極下の絶縁体膜厚をゲート頭載のそれと同程度にして、
ゲート電極をチャネルストップ＠域に重ね合わせること
により、ゲート・ソース電極とチャネルストップ＠戚で
一定の距ｉを保つことが可能となシソース・ドレイン間
耐圧を大きくすることができる。
また上記実施例ではＰ形（Ｎ形）半導体基板上でのＮ形
（Ｐ形）を界効果トランジスタについて説明したが、Ｐ
形（Ｎ形）半導体基板上に形成されたＮ形（Ｐ形）領域
（Ｎ−フェルあるいはＰフェル構造）のものでも同様で
あり、上記実施例と同様の効果を奏する。
（Ｐ形）を界効果トランジスタについて説明したが、Ｐ
形（Ｎ形）半導体基板上に形成されたＮ形（Ｐ形）領域
（Ｎ−フェルあるいはＰフェル構造）のものでも同様で
あり、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、チャネルストップの
位置ヲソース・ドレイン領域から離隔すると共にゲート
電極をチャネルストップまで延在させこの延在したゲー
ト電極を下の絶縁膜を本来のチャネル上のゲート絶縁膜
の膜厚に等しくし九へので複雑な工程を追加することな
く、高耐圧の絶縁ゲート型電界効果トランジスタを得る
ことができる。
位置ヲソース・ドレイン領域から離隔すると共にゲート
電極をチャネルストップまで延在させこの延在したゲー
ト電極を下の絶縁膜を本来のチャネル上のゲート絶縁膜
の膜厚に等しくし九へので複雑な工程を追加することな
く、高耐圧の絶縁ゲート型電界効果トランジスタを得る
ことができる。
第１図、第２図及び第８図は、この発明の一実施例によ
る半導体装置ｒ示す上面図及び断面図、第４図はこの発
明の一実施例による電気的特性図、第５図、第６図及び
第７図は従来の半導体装ｍｔ示す上面図及び断面図を示
す。 ｉｌ＋ ［、Ｐ 形（Ｎ 形） 半導体基６、ｔ２１
及ヒ＋３１１ｊ Ｎ”形（Ｐ”ｉ）半導体領域、（４１
は絶縁体、（６）はゲート電極、（６）はゲート１域、
１７） ｒｔチャネルストップを示す。 図中同一符号は同一または相当部分を示す。
る半導体装置ｒ示す上面図及び断面図、第４図はこの発
明の一実施例による電気的特性図、第５図、第６図及び
第７図は従来の半導体装ｍｔ示す上面図及び断面図を示
す。 ｉｌ＋ ［、Ｐ 形（Ｎ 形） 半導体基６、ｔ２１
及ヒ＋３１１ｊ Ｎ”形（Ｐ”ｉ）半導体領域、（４１
は絶縁体、（６）はゲート電極、（６）はゲート１域、
１７） ｒｔチャネルストップを示す。 図中同一符号は同一または相当部分を示す。
Claims (1)
- 第１のＰ＾−形（Ｎ＾−形）半導体と、この内部表面付
近に形成された第２、第３のＮ＾＋形（Ｐ＾＋形）半導
体領域と、この第２、第３のＮ＾＋形（Ｐ＾＋形）半導
体領域の表面に形成された第４の絶縁体と、さらに第４
の絶縁体上に形成された第５のゲート電極と、第１のＰ
＾−形（Ｎ＾−形）半導体の内部表面付近に、さらに第
２、第３のＮ＾＋形（Ｐ＾＋形）半導体領域のまわりに
、一定の距離を保ち形成された第６のＰ＾＋形（Ｎ＾＋
形）半導体領域を、第（５）のゲート電極と重なるよう
に、さらに第（５）のゲート電極下で第６のＰ＾＋形（
Ｎ＾＋形）半導体領域以外の領域の絶縁体膜厚を小さく
した構造をとることを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22429885A JPS6284561A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22429885A JPS6284561A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284561A true JPS6284561A (ja) | 1987-04-18 |
Family
ID=16811580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22429885A Pending JPS6284561A (ja) | 1985-10-08 | 1985-10-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284561A (ja) |
-
1985
- 1985-10-08 JP JP22429885A patent/JPS6284561A/ja active Pending
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