JPS6284357A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS6284357A JPS6284357A JP60224139A JP22413985A JPS6284357A JP S6284357 A JPS6284357 A JP S6284357A JP 60224139 A JP60224139 A JP 60224139A JP 22413985 A JP22413985 A JP 22413985A JP S6284357 A JPS6284357 A JP S6284357A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- circuit
- serial
- serial conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサによる高速シリアルデータ
転送方式に関する。
転送方式に関する。
本発明は、並列データを直列データに変換して転送し、
受信側で再び並列データに変換するデータ転送方式にお
いて、 並列データのタイミングと異なるタイミングで動作する
先入れ先出しメモリと並列データのビットごとに送信側
に用い、また受信側にも先入れ先出しメモリを用いるこ
とにより、 高速直列データ転送を行うことができるようにしたもの
である。
受信側で再び並列データに変換するデータ転送方式にお
いて、 並列データのタイミングと異なるタイミングで動作する
先入れ先出しメモリと並列データのビットごとに送信側
に用い、また受信側にも先入れ先出しメモリを用いるこ
とにより、 高速直列データ転送を行うことができるようにしたもの
である。
（従来の技術〕
従来の高速データ転送方式ではＵＲＴなどのＬＳＩを用
いて行われていた。
いて行われていた。
従来例データ転送方式では、伝送速度に限界があり、た
とえば光などによる高速データ転送はほとんど不可能で
ある。
とえば光などによる高速データ転送はほとんど不可能で
ある。
本発明はこのような制限を克服するれので、高速データ
転送に適合したデータ転送方式を提供することを目的と
する。
転送に適合したデータ転送方式を提供することを目的と
する。
本発明は、複数ビットの並列データを入力する入力端子
と、この並列データを直列データに変換する並列−直列
変換手段とを有する送信部と、この送信部から送出され
る直列データを上記複数ビットの新たな並列データに変
換する直列−並列変換手段と、この並列データを出力す
る出力端子とを有する受信部とを備えたデータ転送方式
において・上記送信部は、上記入力端子の一つと上記並
列−直列変換手段の入力との間の経路に挿入された上記
複数個の第一の先入れ先出しメモリと、上記並列データ
にかかわるクロックと周期の異なる新たなクロックをこ
の第一の先入れ先出しメモリの読出しクロックとして生
成するクロック手段とを備え、上記受信部は、上記直列
−並列変換手段の出力と上記出力端子の一つとの間の経
路に挿入された上記複数個の第二の先入れ先出しメモリ
を備えたことを特徴とする。
と、この並列データを直列データに変換する並列−直列
変換手段とを有する送信部と、この送信部から送出され
る直列データを上記複数ビットの新たな並列データに変
換する直列−並列変換手段と、この並列データを出力す
る出力端子とを有する受信部とを備えたデータ転送方式
において・上記送信部は、上記入力端子の一つと上記並
列−直列変換手段の入力との間の経路に挿入された上記
複数個の第一の先入れ先出しメモリと、上記並列データ
にかかわるクロックと周期の異なる新たなクロックをこ
の第一の先入れ先出しメモリの読出しクロックとして生
成するクロック手段とを備え、上記受信部は、上記直列
−並列変換手段の出力と上記出力端子の一つとの間の経
路に挿入された上記複数個の第二の先入れ先出しメモリ
を備えたことを特徴とする。
１フレ一ム分のデータをあらかじめマイクロプロセッサ
で先入れ先出しメモリに書込んだのち、このマイクロプ
ロセッサにより転送指示を出せば、その後はマイクロプ
ロセッサの制御から離れ、自律的に先入れ先出しメモリ
からマイクロプロセッサの動作とは非同期に読み出され
てデータ転送を開始する。
で先入れ先出しメモリに書込んだのち、このマイクロプ
ロセッサにより転送指示を出せば、その後はマイクロプ
ロセッサの制御から離れ、自律的に先入れ先出しメモリ
からマイクロプロセッサの動作とは非同期に読み出され
てデータ転送を開始する。
以下、図面を参照して本発明実施例方式を説明する。
まず、この実施例方式の構成を第１図および第２図に基
づいて説明する。
づいて説明する。
第１図は本発明実施例方式の送信側の構成を示すブロッ
ク構成図である。マイクロプロセッサ１と制御回路２に
よりデータが書き込まれるファーストインファーストア
ウトメモリ （以下、ＦＩＦＯメモリという、）３と、
このＦＩＦＯメモリ３が接続された並列−直列変換回路
５と、並列−直列変換回路５の出力と固定データパター
ン発生回路６の出力とを制御回路２の制御信号で切換え
る切換回路７と、この切換回路７の出力と識別ビット付
加回路８の出力とが接続され伝送路に応じた符号変換を
行う符号変換回路９と、並列−直列変換回路５および符
号変換回路９にクロックを供給するクロック発生回路４
とを備える。符号変換回路９は伝送路１０に接続される
。
ク構成図である。マイクロプロセッサ１と制御回路２に
よりデータが書き込まれるファーストインファーストア
ウトメモリ （以下、ＦＩＦＯメモリという、）３と、
このＦＩＦＯメモリ３が接続された並列−直列変換回路
５と、並列−直列変換回路５の出力と固定データパター
ン発生回路６の出力とを制御回路２の制御信号で切換え
る切換回路７と、この切換回路７の出力と識別ビット付
加回路８の出力とが接続され伝送路に応じた符号変換を
行う符号変換回路９と、並列−直列変換回路５および符
号変換回路９にクロックを供給するクロック発生回路４
とを備える。符号変換回路９は伝送路１０に接続される
。
第２図は本発明実施例方式の受信側の構成を示すブロッ
ク構成図である。伝送路１０は符号変換回路１９が接続
され、符号変換回路１９の出力は直列−並列変換回路２
０および有効情報および無効情報を識別する識別ビット
判定回路２１が接続され識別ビット判定回路２１の出力
により開閉されるゲート回路２２と、有効情報の１フレ
一ム分を蓄積するＦＩＦＯメモリ１３と、識別ビット判
定回路２１およびＦＩＦＯメモリ１３に制御信号を供給
する制御回路１２とを備える。
ク構成図である。伝送路１０は符号変換回路１９が接続
され、符号変換回路１９の出力は直列−並列変換回路２
０および有効情報および無効情報を識別する識別ビット
判定回路２１が接続され識別ビット判定回路２１の出力
により開閉されるゲート回路２２と、有効情報の１フレ
一ム分を蓄積するＦＩＦＯメモリ１３と、識別ビット判
定回路２１およびＦＩＦＯメモリ１３に制御信号を供給
する制御回路１２とを備える。
次に、本発明実施例方式の動作を第１図および第２図に
基づいて説明する。
基づいて説明する。
第１図で、マイクロプロセッサ１と制御回路２により転
送すべきデータがバイト単位でＦＩＦＯメモ＋７３−１
〜３−ｎに書込まれる。転送すべきデータが１フレ一ム
単位で書込まれると制御回路２にマイクロプロセッサ１
から転送指示が出力される。この出力により切換回路７
は並列−直列変換回路５からのデータを符号変換回路９
に送出するように切換えられる。転送速度に対応したク
ロックがクロック発生回路４から供給された並列−直列
変換回路５によりＦＩＦＯメモリ３から同時に８ビツト
が読み出され、これが並列−直列変換回路５で直列変換
され、符号変換回路９に送出される。このときに、識別
ビット付加回路８により先頭に識別ビットが付加されて
、１フレーム長のデータが連続して伝送路１０に送出さ
れる。１フレーム長のデータの送出が終了すると、制御
回路２により切換回路７が切換えられて、固定データパ
ターン発生回路６からの固定データが送出される。
送すべきデータがバイト単位でＦＩＦＯメモ＋７３−１
〜３−ｎに書込まれる。転送すべきデータが１フレ一ム
単位で書込まれると制御回路２にマイクロプロセッサ１
から転送指示が出力される。この出力により切換回路７
は並列−直列変換回路５からのデータを符号変換回路９
に送出するように切換えられる。転送速度に対応したク
ロックがクロック発生回路４から供給された並列−直列
変換回路５によりＦＩＦＯメモリ３から同時に８ビツト
が読み出され、これが並列−直列変換回路５で直列変換
され、符号変換回路９に送出される。このときに、識別
ビット付加回路８により先頭に識別ビットが付加されて
、１フレーム長のデータが連続して伝送路１０に送出さ
れる。１フレーム長のデータの送出が終了すると、制御
回路２により切換回路７が切換えられて、固定データパ
ターン発生回路６からの固定データが送出される。
第２図で、伝送路１０からのデータが符号変換回路１９
を介して直列−並列変換回路２０に入力され、ここで並
列データに変換される。このデータが有効情報であれば
識別ビット判定回路２１によりゲート回路２２が開かれ
、制御回路１２により受信データがＦＩＦＯメモリ１３
に書込まれる。
を介して直列−並列変換回路２０に入力され、ここで並
列データに変換される。このデータが有効情報であれば
識別ビット判定回路２１によりゲート回路２２が開かれ
、制御回路１２により受信データがＦＩＦＯメモリ１３
に書込まれる。
本発明は以上説明したように、内部の動作クロックと非
同期に書込み読り取りを行うファーストインファースト
アウト方式のメモリが使用されているので、従来のＵＲ
ＴＬＳ Ｉでは不可能な高速データ伝送を可能にする効
果がある。
同期に書込み読り取りを行うファーストインファースト
アウト方式のメモリが使用されているので、従来のＵＲ
ＴＬＳ Ｉでは不可能な高速データ伝送を可能にする効
果がある。
第１図は本発明実施例方式の送信装置の構成を示すブロ
ック構成図。 第２図は本発明実施例方式の受信装置の構成を示すブロ
ック構成図。 １・・・マイクロプロセッサ、２．１２・・・制御回路
、３．１３・・・ファーストインファーストアウトメモ
リ（ＦＩＦＯメそり）、４・・・クロック発生回路、５
・・・並列−直列変換回路、６・・・固定データパター
ン発生回路、７・・・切換回路、８・・・識別ビット付
加回路、９．１９・・・符号変換回路、１０・・・伝送
路、２ｏ・・・直列−並列変換回路、２１・・・識別ビ
ット判定回路、２２・・・ゲート回路。 特許出願人 日本電気株式会社 １、
ック構成図。 第２図は本発明実施例方式の受信装置の構成を示すブロ
ック構成図。 １・・・マイクロプロセッサ、２．１２・・・制御回路
、３．１３・・・ファーストインファーストアウトメモ
リ（ＦＩＦＯメそり）、４・・・クロック発生回路、５
・・・並列−直列変換回路、６・・・固定データパター
ン発生回路、７・・・切換回路、８・・・識別ビット付
加回路、９．１９・・・符号変換回路、１０・・・伝送
路、２ｏ・・・直列−並列変換回路、２１・・・識別ビ
ット判定回路、２２・・・ゲート回路。 特許出願人 日本電気株式会社 １、
Claims (1)
- （１）複数ビットの並列データを入力する入力端子と、
この並列データを直列データに変換する並列−直列変換
手段とを有する送信部と、 この送信部から送出される直列データを上記複数ビット
の新たな並列データに変換する直列−並列変換手段と、
この並列データを出力する出力端子とを有する受信部と を備えたデータ転送方式において、 上記送信部は、 上記入力端子の一つと上記並列−直列変換手段の入力と
の間の経路に挿入された上記複数個の第一の先入れ先出
しメモリと、 上記並列データにかかわるクロックと周期の異なる新た
なクロックをこの第一の先入れ先出しメモリの読出しク
ロックとして生成するクロック手段と を備え、 上記受信部は、 上記直列−並列変換手段の出力と上記出力端子の一つと
の間の経路に挿入された上記複数個の第二の先入れ先出
しメモリ を備えたことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224139A JPS6284357A (ja) | 1985-10-08 | 1985-10-08 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224139A JPS6284357A (ja) | 1985-10-08 | 1985-10-08 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284357A true JPS6284357A (ja) | 1987-04-17 |
Family
ID=16809158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224139A Pending JPS6284357A (ja) | 1985-10-08 | 1985-10-08 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623544U (ja) * | 1992-07-10 | 1994-03-29 | ピアス株式会社 | 化粧料，外用薬品，皮脂等の塗布，除去用衛生用具 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185539A (en) * | 1981-05-12 | 1982-11-15 | Ricoh Co Ltd | Serial interface buffer system |
| JPS5994124A (ja) * | 1982-11-19 | 1984-05-30 | Hitachi Ltd | 情報伝送システム |
| JPS59148457A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | デ−タ伝送システム |
-
1985
- 1985-10-08 JP JP60224139A patent/JPS6284357A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185539A (en) * | 1981-05-12 | 1982-11-15 | Ricoh Co Ltd | Serial interface buffer system |
| JPS5994124A (ja) * | 1982-11-19 | 1984-05-30 | Hitachi Ltd | 情報伝送システム |
| JPS59148457A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | デ−タ伝送システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623544U (ja) * | 1992-07-10 | 1994-03-29 | ピアス株式会社 | 化粧料，外用薬品，皮脂等の塗布，除去用衛生用具 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5680425A (en) | Self-queuing serial output port | |
| US4510597A (en) | Time division switching matrix | |
| EP0356113A3 (en) | Adaptable multiple port data buffer | |
| JPS62208495A (ja) | バスシステム | |
| JPS6284357A (ja) | デ−タ転送方式 | |
| EP0240873B1 (en) | I/O Handler | |
| JP3023029B2 (ja) | シェルフ構成におけるカード間通信方式 | |
| KR20030013673A (ko) | 데이터 전송 속도 변환 장치 | |
| JPH10145433A (ja) | データ転送速度変換装置および通信ネットワークシステム | |
| JPH0671274B2 (ja) | 情報処理システム | |
| JPH0744580B2 (ja) | データ長変換回路 | |
| JPH0239651A (ja) | 伝送速度変換回路 | |
| JPH09130267A (ja) | 直並列・並直列変換クロック乗り換え方法 | |
| JPS61206339A (ja) | インタフエ−ス速度変換方式 | |
| KR100295745B1 (ko) | 에이티엠통신단말의비디오데이터송신장치 | |
| JPH04270521A (ja) | 多重化チャネル受信装置 | |
| JPH0283759A (ja) | チャネル制御方式 | |
| JPH01126853A (ja) | データ転送装置 | |
| JPS63284953A (ja) | デ−タ通信装置 | |
| JPS60178750A (ja) | デ−タ伝送装置 | |
| JPH03268632A (ja) | 回線制御信号送出方式 | |
| JPS59219051A (ja) | デ−タ伝送方式 | |
| JPH02246550A (ja) | 可変長シリアルデータ通信方式 | |
| JPH01154659A (ja) | 複線ケーブル通信方式 | |
| JPS62185437A (ja) | デイジタルデ−タ転送方式 |