JPS6284346A - メモリダンプ方式 - Google Patents
メモリダンプ方式Info
- Publication number
- JPS6284346A JPS6284346A JP60224100A JP22410085A JPS6284346A JP S6284346 A JPS6284346 A JP S6284346A JP 60224100 A JP60224100 A JP 60224100A JP 22410085 A JP22410085 A JP 22410085A JP S6284346 A JPS6284346 A JP S6284346A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- ram
- cpu
- program
- memory dump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はり−ドオンリメモリ（凡ＯＭ）とクンダムアク
セスメモリ（ＲＡＭ）ｔ”有し、ＲＡＭのプログラム実
行時の異常また線必要時Ｋ、メモリダンプ信号の入力に
よシ情報処塩装置（ＣＰＵ）に緊急割込み（ＮＭｓ ）
を行なうシステムにおいて、メモリダンププログラムを
ＲＯＭに格納しておき、メモリダンプ信号の入力によシ
タイ！回路を起動し、該設定時間内にＮＭｉ時のＣＰＵ
レジスタの内容をＲＡＭのスタック領域に書込んだ後Ｃ
ＰＵをリセットし、前記ＲＯＭＯメ〜リダ／ププログラ
ムに従い関連するＲＡＭ内のメモリ内容を確実に判定で
きるようにしたものである。
セスメモリ（ＲＡＭ）ｔ”有し、ＲＡＭのプログラム実
行時の異常また線必要時Ｋ、メモリダンプ信号の入力に
よシ情報処塩装置（ＣＰＵ）に緊急割込み（ＮＭｓ ）
を行なうシステムにおいて、メモリダンププログラムを
ＲＯＭに格納しておき、メモリダンプ信号の入力によシ
タイ！回路を起動し、該設定時間内にＮＭｉ時のＣＰＵ
レジスタの内容をＲＡＭのスタック領域に書込んだ後Ｃ
ＰＵをリセットし、前記ＲＯＭＯメ〜リダ／ププログラ
ムに従い関連するＲＡＭ内のメモリ内容を確実に判定で
きるようにしたものである。
本発明社メモリダンプスイッチのオンによ！７０ＰＵに
対し緊急割込みを行ないＲＡＭのプログラム内容を確実
に出力し判定できるメモリダンプ方式％式％ 〔従来の技術〕 従来、第３図に例示するように、ＣＰＵ １の制御下に
リードオンリメモリ（ＲＯＭ）２とランダムアクセスメ
モリ（ＲＡＭ）３とを有し、ＯＲＴ表示器付キーボード
（ＫＢ） ４でオペレータ操作が行なわれ、ＶＯコント
ローラ５を介して各Ｉ１０との間でデータの授受が制御
され、プリンタ６で０ＲＴ４の表示とともに印刷出力が
行なわれる。
対し緊急割込みを行ないＲＡＭのプログラム内容を確実
に出力し判定できるメモリダンプ方式％式％ 〔従来の技術〕 従来、第３図に例示するように、ＣＰＵ １の制御下に
リードオンリメモリ（ＲＯＭ）２とランダムアクセスメ
モリ（ＲＡＭ）３とを有し、ＯＲＴ表示器付キーボード
（ＫＢ） ４でオペレータ操作が行なわれ、ＶＯコント
ローラ５を介して各Ｉ１０との間でデータの授受が制御
され、プリンタ６で０ＲＴ４の表示とともに印刷出力が
行なわれる。
このような情報システムのＲＡＭ！ｌの処理プログラム
の実行中に暴走した場合、またはデパック等を行なうた
め、メモリの現在の状態を読出し判定することが必要と
なる。
の実行中に暴走した場合、またはデパック等を行なうた
め、メモリの現在の状態を読出し判定することが必要と
なる。
この場合には、ＣＰＵ １にＯＢ回路１０を介してメモ
リダンプスイッチをオンとしてメモリダンプ信号を与え
ることによシ、ＣＰＵ １に緊急割込み（ＮＭｉ）が行
なわれる。ＮＭｉの割込みによシ、ＲＡＭ Ｓ上に格納
されたメモリダンププログラムの番地を示すベクトルア
ドレスにとび、このメモリダンププログラムに従って処
理が行なわれる。
リダンプスイッチをオンとしてメモリダンプ信号を与え
ることによシ、ＣＰＵ １に緊急割込み（ＮＭｉ）が行
なわれる。ＮＭｉの割込みによシ、ＲＡＭ Ｓ上に格納
されたメモリダンププログラムの番地を示すベクトルア
ドレスにとび、このメモリダンププログラムに従って処
理が行なわれる。
第４図は従来例の上記ＲＯＭ、ＲＡＭのメモリマツプ、
すなわち、アドレス空間領域（０ＯＯＯＨ〜ＦＦＦＦＨ
）の１例を示す。几ＡＭとしては、システムプログラム
、本発明で問題となるメモリダンププログラム■、他の
ＮＭｉの処理プログラムの外、ＣＰＵレジスタの内容を
セーブするためのスタック＠等を含む、ＲＯＭとしては
、固定のローダプログラムの外、予め定められたＮＭｓ
アドレス、電源投入時またはメモリダンプ時にＣＰＵを
リセットするためのリセット（Ｒ８Ｔ）アドレス等が格
納されている。
すなわち、アドレス空間領域（０ＯＯＯＨ〜ＦＦＦＦＨ
）の１例を示す。几ＡＭとしては、システムプログラム
、本発明で問題となるメモリダンププログラム■、他の
ＮＭｉの処理プログラムの外、ＣＰＵレジスタの内容を
セーブするためのスタック＠等を含む、ＲＯＭとしては
、固定のローダプログラムの外、予め定められたＮＭｓ
アドレス、電源投入時またはメモリダンプ時にＣＰＵを
リセットするためのリセット（Ｒ８Ｔ）アドレス等が格
納されている。
上述のように、ＣＰＵに対してメモリダンプを含むＮＭ
ｉが行なわれた時、ベクトルアドレスに対応して几ＡＭ
に書かれたメそリダンププログラム■を含むＮＭｓ処理
プログラムが読出されて実行される。しかし、ＲＡＭの
性質上何らかの原因でベクトルアドレスが書きかえられ
た場合には対応のＮＭｉ飽理プ日グラムまたはその中に
含まれるメモリダンププログラムの実行が不可能となる
ことが往々起る。これに対して、メモリダンププログラ
ムをＲＡＭでなくＲＯＭに格納することにより救済でき
るが、適応した手順に変更しなければならない。
ｉが行なわれた時、ベクトルアドレスに対応して几ＡＭ
に書かれたメそリダンププログラム■を含むＮＭｓ処理
プログラムが読出されて実行される。しかし、ＲＡＭの
性質上何らかの原因でベクトルアドレスが書きかえられ
た場合には対応のＮＭｉ飽理プ日グラムまたはその中に
含まれるメモリダンププログラムの実行が不可能となる
ことが往々起る。これに対して、メモリダンププログラ
ムをＲＡＭでなくＲＯＭに格納することにより救済でき
るが、適応した手順に変更しなければならない。
本発明の目的は、メモリダンププログラムをＲＯＭに格
納するようにし、これに適応した手順を設定したメモリ
ダンプ方式を提供することである。
納するようにし、これに適応した手順を設定したメモリ
ダンプ方式を提供することである。
前記目的を達成するため、本発明においては、ＲＯＭと
几ＡＭを有し、ＲＡＭのプログラム実行時の異常または
必要時に、メモリダンプ外≠４スイッチのオン信号によ
、９０ＰＵに緊急割込みを行なうシステムにおいて、メ
モリダンププログラムをＲＯＭに格納しておき、メモリ
ダンプスイッチのオン信号によりタイマ回路を起動し、
該設定時間内にＮＭｉ時のＣＰＵレジスタの内容を几Ａ
Ｍのスタック領域に書込んだ後ＣＰＵをリセットし、前
記ＲＯＭのメモリダンププログラムに従い関連するＲＡ
Ｍ内のメモリダンプの処理プログラムの判定を行なうよ
うにしたものである。
几ＡＭを有し、ＲＡＭのプログラム実行時の異常または
必要時に、メモリダンプ外≠４スイッチのオン信号によ
、９０ＰＵに緊急割込みを行なうシステムにおいて、メ
モリダンププログラムをＲＯＭに格納しておき、メモリ
ダンプスイッチのオン信号によりタイマ回路を起動し、
該設定時間内にＮＭｉ時のＣＰＵレジスタの内容を几Ａ
Ｍのスタック領域に書込んだ後ＣＰＵをリセットし、前
記ＲＯＭのメモリダンププログラムに従い関連するＲＡ
Ｍ内のメモリダンプの処理プログラムの判定を行なうよ
うにしたものである。
上記構成によシ、まずメモリダンプ信号の入力によｆｉ
ＣＰＵに緊急割込みを行ない、ＣＰＵレジスタの内容
を几ＡＭのスタックに書込むことを保証するため、タイ
マ回路を起動し、その設定時間が終った時ＣＰＵをリセ
ットする。これにょυＲＯＭのメモリダンププログラム
を読出し、ＲＡＭ内のこれに関連する処理プログラムを
表示または印刷出力してメモリダンプが確実に行なわれ
る。
ＣＰＵに緊急割込みを行ない、ＣＰＵレジスタの内容
を几ＡＭのスタックに書込むことを保証するため、タイ
マ回路を起動し、その設定時間が終った時ＣＰＵをリセ
ットする。これにょυＲＯＭのメモリダンププログラム
を読出し、ＲＡＭ内のこれに関連する処理プログラムを
表示または印刷出力してメモリダンプが確実に行なわれ
る。
このようにして、メモリダンププログラムはＲＯＭに格
納されているから、書換えられる仁となく、かつＲＡＭ
のスタック書込みがタイマ回路で保持されるから現状把
握が十分保証されている。
納されているから、書換えられる仁となく、かつＲＡＭ
のスタック書込みがタイマ回路で保持されるから現状把
握が十分保証されている。
第１図は本発明の実施例の構成説明図である。
同図において、第５図と異なる点はＮＭｉ入力のＯ几回
１１０の外に、メモリダンプ信号によるＮＭｓ入力後一
定時間を保持してリセット（Ｒ８Ｔ）信号を入力するた
めのＯＲ回路１１ｔ−設ける。この几ＳＴ信号は電源投
入の場合にも入力されるから、メモリダンプ信号と電源
投入とを区別するため、メモリダンプフラグ発生部１４
で設定時間中フラグを立てるようにする。そして、メモ
リダンプ信号をタイマ回路１２に入れ、所定時間をプリ
セットし、その出力をプロテクト信号としてＡＮＤ回路
よ構成るプロテクト回路１６に送り、この時間内にＣＰ
Ｕ １のレジスタの内容をライト（ＷＴ）信号としてＲ
ＡＭＢ内のスタックに送シ膏込む。この所定時間後ＣＰ
Ｕがリセットされ、ＲＯＭ２内のメモリダンププログラ
ムを読出し、几ＡＭ３内の処理プログラムを表示または
印刷出力し、スタック内の現在の状態を参照してメモリ
内容の異常等を判定することができる。
１１０の外に、メモリダンプ信号によるＮＭｓ入力後一
定時間を保持してリセット（Ｒ８Ｔ）信号を入力するた
めのＯＲ回路１１ｔ−設ける。この几ＳＴ信号は電源投
入の場合にも入力されるから、メモリダンプ信号と電源
投入とを区別するため、メモリダンプフラグ発生部１４
で設定時間中フラグを立てるようにする。そして、メモ
リダンプ信号をタイマ回路１２に入れ、所定時間をプリ
セットし、その出力をプロテクト信号としてＡＮＤ回路
よ構成るプロテクト回路１６に送り、この時間内にＣＰ
Ｕ １のレジスタの内容をライト（ＷＴ）信号としてＲ
ＡＭＢ内のスタックに送シ膏込む。この所定時間後ＣＰ
Ｕがリセットされ、ＲＯＭ２内のメモリダンププログラ
ムを読出し、几ＡＭ３内の処理プログラムを表示または
印刷出力し、スタック内の現在の状態を参照してメモリ
内容の異常等を判定することができる。
第２図は第４図に対応する本発明のメモリマツプの説明
図である。すなわち、異なる点は従来８人Ｍ６に格納さ
れていたメモリダンププログラムθをＲＯＭ ２に格納
したことである。そのため、０ＰＵ１に対するＮＭｉと
リセットの間にリセット信号がメモリダンプ信号か電源
投入かを識別するプロテクト回路１３とＣＰＵ １のレ
ジスタの内容を几ＡＭ３のスタックに簀込むための時間
を確保するタイマ回路１２を設は友ものである。
図である。すなわち、異なる点は従来８人Ｍ６に格納さ
れていたメモリダンププログラムθをＲＯＭ ２に格納
したことである。そのため、０ＰＵ１に対するＮＭｉと
リセットの間にリセット信号がメモリダンプ信号か電源
投入かを識別するプロテクト回路１３とＣＰＵ １のレ
ジスタの内容を几ＡＭ３のスタックに簀込むための時間
を確保するタイマ回路１２を設は友ものである。
以上説明したように、本発明によれば、メモリダンププ
ログラムをＲＯＭに格納しておき、メモリダンプ信号の
入力によシタイマ回路を起動し、該設定時間内にＮＭｆ
ｆ１時のＣＰＵレジスタの内容をＲＡＭのスタック領域
に書込んだ後ＣＰＵをリセットし、前記ＲＯＭのメモリ
ダンププログラムに従い関連する凡人Ｍ内の沈埋プログ
ラムの判定を行なうようにしたものである。これによシ
、メモリダンププログラムはＲＯＭに格納されるから書
き換えられるおそれは全くなく、かつ現在の状態はプロ
テクト回路によシ障１のスタックに保持されるから、こ
れらを用いてＲＡＭの処理プログラムがどのように変化
したかを見れば、几ＡＭの内容を正確に評価することが
可能となる。
ログラムをＲＯＭに格納しておき、メモリダンプ信号の
入力によシタイマ回路を起動し、該設定時間内にＮＭｆ
ｆ１時のＣＰＵレジスタの内容をＲＡＭのスタック領域
に書込んだ後ＣＰＵをリセットし、前記ＲＯＭのメモリ
ダンププログラムに従い関連する凡人Ｍ内の沈埋プログ
ラムの判定を行なうようにしたものである。これによシ
、メモリダンププログラムはＲＯＭに格納されるから書
き換えられるおそれは全くなく、かつ現在の状態はプロ
テクト回路によシ障１のスタックに保持されるから、こ
れらを用いてＲＡＭの処理プログラムがどのように変化
したかを見れば、几ＡＭの内容を正確に評価することが
可能となる。
第１図は本発明の実施例の構成説明図、１ｓ２図は本発
明のメモリマツプ説明図、ｌ１ｇ５図は従来例の構成説
明図、第４図線従来例のメモリマツプ説明図であシ、図
中、１はＣＰＵ、 ２はＲＯＭ、 ５は几λＭ、４はＯ
ＲＴ付キーボード（ＫＢ）、５はＶＯコントローラ、６
はプリンタ、１０．１１はＯＲ回路、１２はタイマ回路
、１６はプロテクト回路、１４はメモリダンププログラ
ムフラグ発生部を示す。
明のメモリマツプ説明図、ｌ１ｇ５図は従来例の構成説
明図、第４図線従来例のメモリマツプ説明図であシ、図
中、１はＣＰＵ、 ２はＲＯＭ、 ５は几λＭ、４はＯ
ＲＴ付キーボード（ＫＢ）、５はＶＯコントローラ、６
はプリンタ、１０．１１はＯＲ回路、１２はタイマ回路
、１６はプロテクト回路、１４はメモリダンププログラ
ムフラグ発生部を示す。
Claims (1)
- 情報処理装置（ＣＰＵ）の制御下にシステムの固定プロ
グラム用リードオンメモリ（ＲＯＭ）と入出力装置の処
理プログラム用ランダムアクセスメモリ（ＲＡＭ）を有
し、該ＲＡＭのプログラム実行時の異常または必要時に
、メモリダンプ信号の入力によりＣＰＵに緊急割込みを
行ない、ＣＰＵをリセットして前記ＲＡＭの内容を読出
しメモリダンプを行なうシステムにおいて、メモリダン
ププログラムを前記ＲＯＭに格納しておき、前記メモリ
ダンプ信号の入力によりタイマ回路を起動し、該設定時
間内にＣＰＵの緊急割込時のＣＰＵレジスタの内容を前
記ＲＡＭの特定領域に書込んだ後、ＣＰＵをリセットし
、前記ＲＯＭのメモリダンププログラムに従い、関連す
るＲＡＭ内のメモリ内容を該ＲＡＭ内の特定領域の内容
とともに、表示または印刷出力し、メモリダンプの判定
を行なうようにしたことを特徴とするメモリダンプ方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224100A JPS6284346A (ja) | 1985-10-08 | 1985-10-08 | メモリダンプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224100A JPS6284346A (ja) | 1985-10-08 | 1985-10-08 | メモリダンプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284346A true JPS6284346A (ja) | 1987-04-17 |
Family
ID=16808543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224100A Pending JPS6284346A (ja) | 1985-10-08 | 1985-10-08 | メモリダンプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205246A (ja) * | 1988-02-10 | 1989-08-17 | Mitsubishi Electric Corp | 演算制御装置 |
-
1985
- 1985-10-08 JP JP60224100A patent/JPS6284346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205246A (ja) * | 1988-02-10 | 1989-08-17 | Mitsubishi Electric Corp | 演算制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0315212B2 (ja) | ||
| JPS6284346A (ja) | メモリダンプ方式 | |
| JP2000235483A (ja) | 情報処理装置 | |
| JPH01209532A (ja) | 情報処理装置 | |
| JPS62229598A (ja) | 不揮発性メモリを用いるデ−タ記憶方式 | |
| JPH05225361A (ja) | レジスタ書換え方式 | |
| JPH082880Y2 (ja) | Ｅｅｐｒｏｍのデータ書込み装置 | |
| JPS62137627A (ja) | メモリダンプ方式 | |
| JP2701089B2 (ja) | 情報転送方法 | |
| JPS62226357A (ja) | イニシアル・プログラム・ロ−ド方式 | |
| JPS61270182A (ja) | プリンタ | |
| JPS63211444A (ja) | メモリダンプ方式 | |
| JP2000056818A (ja) | プログラマブルロジックコントロ―ラおよびその制御方法 | |
| JPS62143108A (ja) | デ−タ記録装置 | |
| JPS6034132B2 (ja) | プログラマブル・コントロ−ラ | |
| JPS63211443A (ja) | メモリダンプ方式 | |
| JPH0540469A (ja) | 電子機器 | |
| JPS62119655A (ja) | 入出力装置のプロテクト方法 | |
| JPH03139742A (ja) | 不揮発性メモリの制御装置 | |
| JPS60258623A (ja) | マイクロコンピユ−タ | |
| JPH03167642A (ja) | ファイルメモリ装置 | |
| JPH02150924A (ja) | メモリ装置 | |
| JPH02125303A (ja) | ブログラマブル・コントローラ | |
| JPS62272815A (ja) | デイジタル形保護継電装置 | |
| JPH05233627A (ja) | バックアップデータの初期化機能を有した文書処理装置 |