JPS627695B2 - - Google Patents
Info
- Publication number
- JPS627695B2 JPS627695B2 JP5706777A JP5706777A JPS627695B2 JP S627695 B2 JPS627695 B2 JP S627695B2 JP 5706777 A JP5706777 A JP 5706777A JP 5706777 A JP5706777 A JP 5706777A JP S627695 B2 JPS627695 B2 JP S627695B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- film
- silicon wafer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 235000012431 wafers Nutrition 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Weting (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、さらに
詳しくはシリコンウエハを処理して半導体装置を
製造する方法に関するものである。
詳しくはシリコンウエハを処理して半導体装置を
製造する方法に関するものである。
一般にシリコンウエハを用いて半導体装置を製
造するにあたりシリコンウエハ内に含まれている
不純物等の原因によつてシリコン酸化膜の耐圧が
低下するという不都合な点がある。さらにこれら
不純物を除去したとしてもシリコンウエハを用い
た半導体LSI回路の酸化膜の耐圧を十分高くとる
ことが必要である。
造するにあたりシリコンウエハ内に含まれている
不純物等の原因によつてシリコン酸化膜の耐圧が
低下するという不都合な点がある。さらにこれら
不純物を除去したとしてもシリコンウエハを用い
た半導体LSI回路の酸化膜の耐圧を十分高くとる
ことが必要である。
本発明の目的はシリコンウエハを処理して半導
体装置を製造する方法においてシリコン酸化膜の
耐圧を改善した半導体装置の製造方法を提供する
ことにある。
体装置を製造する方法においてシリコン酸化膜の
耐圧を改善した半導体装置の製造方法を提供する
ことにある。
本発明によればシリコンウエハ表面にシリコン
酸化膜および窒化シリコン膜を順次生成する工程
と、上記窒化シリコン膜もしくは、上記室化シリ
コン膜及び上記酸化膜の不要部分を選択的に除去
する工程と、上記パターニングされた窒化シリコ
ン膜をマスクに該シリコンウエハの酸化を行い酸
化部分を形成する工程と、上記パターニングされ
た窒化シリコン膜及び酸化膜を除去する工程と、
シリコンウエハの全面を酸化処理して第2の酸化
膜を形成する前処理工程を有する半導体装置の製
造方法に於て、上記パターニングされた窒化シリ
コン膜及び酸化膜を除去した後に前記シリコンウ
エハを酸化して表面に膜厚0.2μ以上のシリコン
酸化膜を形成する工程と、該シリコン酸化膜を全
面除去した後シリコンウエハを酸化して上記第2
の酸化膜を形成する工程を有することを特徴とす
る半導体装置の製造方法が提案される。
酸化膜および窒化シリコン膜を順次生成する工程
と、上記窒化シリコン膜もしくは、上記室化シリ
コン膜及び上記酸化膜の不要部分を選択的に除去
する工程と、上記パターニングされた窒化シリコ
ン膜をマスクに該シリコンウエハの酸化を行い酸
化部分を形成する工程と、上記パターニングされ
た窒化シリコン膜及び酸化膜を除去する工程と、
シリコンウエハの全面を酸化処理して第2の酸化
膜を形成する前処理工程を有する半導体装置の製
造方法に於て、上記パターニングされた窒化シリ
コン膜及び酸化膜を除去した後に前記シリコンウ
エハを酸化して表面に膜厚0.2μ以上のシリコン
酸化膜を形成する工程と、該シリコン酸化膜を全
面除去した後シリコンウエハを酸化して上記第2
の酸化膜を形成する工程を有することを特徴とす
る半導体装置の製造方法が提案される。
以下本発明にかかる製造方法の実施例について
図面により詳細に説明する。
図面により詳細に説明する。
第1図は本発明にかかる製造方法の1つの実施
例を示すものであつて、シリコンウエハの前処理
の工程として同図aに示すごとくシリコンウエハ
1の表面に前処理酸化膜2を行ないその前処理酸
化膜2をエツチングにより前面除去した後に半導
体製造工程としての酸化膜3を形成するようにし
たものである。
例を示すものであつて、シリコンウエハの前処理
の工程として同図aに示すごとくシリコンウエハ
1の表面に前処理酸化膜2を行ないその前処理酸
化膜2をエツチングにより前面除去した後に半導
体製造工程としての酸化膜3を形成するようにし
たものである。
かくの如き工程を製造工程の前処理工程として
行なうことにより耐圧を改善することができる。
第2図は前述のごとき前処理工程を含んだ本発明
にかかる方法における酸化膜の耐圧をかかる前処
理を含まない従来の方法と比較して示したもので
あつて、第2図においてaは従来の方法による場
合、bは本発明にかかる方法による場合を示し、
それぞれ横軸は耐圧(MV/cm)を縦軸は個数を
示す。同図a,bに見るごとく本発明にかかる方
法によればシリコン酸化膜の耐圧が改善されるの
みならずその製品に対するばらつきも著るしく減
少することを示している。
行なうことにより耐圧を改善することができる。
第2図は前述のごとき前処理工程を含んだ本発明
にかかる方法における酸化膜の耐圧をかかる前処
理を含まない従来の方法と比較して示したもので
あつて、第2図においてaは従来の方法による場
合、bは本発明にかかる方法による場合を示し、
それぞれ横軸は耐圧(MV/cm)を縦軸は個数を
示す。同図a,bに見るごとく本発明にかかる方
法によればシリコン酸化膜の耐圧が改善されるの
みならずその製品に対するばらつきも著るしく減
少することを示している。
また第3図は本発明にかかる前処理工程におけ
る前処理酸化膜の膜厚μに対する良品率%の関係
を示したものであつて、同図において曲線Aは耐
圧5MV/cm以上を良品とした場合、曲線Bは耐
圧7MV/cm以上を良品とした場合を示す。
る前処理酸化膜の膜厚μに対する良品率%の関係
を示したものであつて、同図において曲線Aは耐
圧5MV/cm以上を良品とした場合、曲線Bは耐
圧7MV/cm以上を良品とした場合を示す。
第4図は本発明にかかる製造方法の具体的な例
を示し、図において工程eおよびfが本発明にか
かる工程である。同図の工程においてはまづ第4
図aに示すごとくシリコンウエハ1の表面にシリ
コン酸化膜12および窒化シリコン膜13を生成
させた後シリコン酸化膜12および窒化シリコン
膜13の不要部分を第4図bの如く除去した後酸
化を行なうと第4図cのごとくなる。第4図cに
おいて14が酸化部分である。そして第4図cか
ら窒化シリコン膜3および酸化膜2を除去すると
第4図dのごとくなる。この第4図dのシリコン
ウエハ1に全面酸化を行なう前に第4図eおよび
fに示すごとき本発明にかかる処理を行なうので
ある。この第4図eおよびfに示すごとき前処理
は第1図aおよびbに示す処理に対応する。かく
のごとき前処理を行つた後シリコンウエハ1の全
面を酸化処理して酸化膜15を形成することに始
まる半導体製造工程に入る。
を示し、図において工程eおよびfが本発明にか
かる工程である。同図の工程においてはまづ第4
図aに示すごとくシリコンウエハ1の表面にシリ
コン酸化膜12および窒化シリコン膜13を生成
させた後シリコン酸化膜12および窒化シリコン
膜13の不要部分を第4図bの如く除去した後酸
化を行なうと第4図cのごとくなる。第4図cに
おいて14が酸化部分である。そして第4図cか
ら窒化シリコン膜3および酸化膜2を除去すると
第4図dのごとくなる。この第4図dのシリコン
ウエハ1に全面酸化を行なう前に第4図eおよび
fに示すごとき本発明にかかる処理を行なうので
ある。この第4図eおよびfに示すごとき前処理
は第1図aおよびbに示す処理に対応する。かく
のごとき前処理を行つた後シリコンウエハ1の全
面を酸化処理して酸化膜15を形成することに始
まる半導体製造工程に入る。
以上詳細に説明したように、本発明によれば半
導体製造工程の前処理工程として酸化処理を行な
いこの酸化膜を全面除去する工程を行なうことに
よつて半導体製品の耐圧が高くとれ製品のばらつ
きを減少させることができるために本発明にかか
る効果は甚だ大である。
導体製造工程の前処理工程として酸化処理を行な
いこの酸化膜を全面除去する工程を行なうことに
よつて半導体製品の耐圧が高くとれ製品のばらつ
きを減少させることができるために本発明にかか
る効果は甚だ大である。
第1図は本発明にかかる製造方法の工程説明
図、第2図は本発明にかかる製造方法の効果を従
来の方法と比較して示した図、第3図は本発明に
かかる製造方法において前処理酸化膜厚と製品の
酸化膜耐圧の関係を示す図、第4図は本発明にか
かる1実施例の説明図である。 図において2が前処理酸化膜である。
図、第2図は本発明にかかる製造方法の効果を従
来の方法と比較して示した図、第3図は本発明に
かかる製造方法において前処理酸化膜厚と製品の
酸化膜耐圧の関係を示す図、第4図は本発明にか
かる1実施例の説明図である。 図において2が前処理酸化膜である。
Claims (1)
- 【特許請求の範囲】 1 シリコンウエハ表面にシリコン酸化膜および
窒化シリコン膜を順次生成する工程と、 上記窒化シリコン膜もしくは、上記窒化シリコ
ン膜及び上記酸化膜の不要部分を選択的に除去す
る工程と、 上記パターニングされた窒化シリコン膜をマス
クに該シリコンウエハの酸化を行い酸化部分を形
成する工程と、 上記パターニングされた窒化シリコン膜及び酸
化膜を除去する工程と、 シリコンウエハの全面を酸化処理して第2の酸
化膜を形成する前処理工程 を有する半導体装置の製造方法に於て、 上記パターニングされた窒化シリコン膜及び酸
化膜を除去した後に前記シリコンウエハを酸化し
て表面に膜厚0.2μ以上のシリコン酸化膜を形成
する工程と、該シリコン酸化膜を全面除去した後
シリコンウエハを酸化して上記第2の酸化膜を形
成する工程を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5706777A JPS53142870A (en) | 1977-05-19 | 1977-05-19 | Manufacture for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5706777A JPS53142870A (en) | 1977-05-19 | 1977-05-19 | Manufacture for semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53142870A JPS53142870A (en) | 1978-12-12 |
JPS627695B2 true JPS627695B2 (ja) | 1987-02-18 |
Family
ID=13045091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5706777A Granted JPS53142870A (en) | 1977-05-19 | 1977-05-19 | Manufacture for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS53142870A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5638825A (en) * | 1979-09-07 | 1981-04-14 | Nec Corp | Formation of insulating film |
JPS58218122A (ja) * | 1982-05-10 | 1983-12-19 | Internatl Rectifier Corp Japan Ltd | 半導体装置の製造方法 |
-
1977
- 1977-05-19 JP JP5706777A patent/JPS53142870A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS53142870A (en) | 1978-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0631308A2 (en) | Method of controlling gate oxide thickness in the fabrication of semiconductor devices | |
JPS627695B2 (ja) | ||
US4293588A (en) | Method of manufacturing a semiconductor device using different etch rates | |
US4030952A (en) | Method of MOS circuit fabrication | |
JPS6115582B2 (ja) | ||
US6232241B1 (en) | Pre-oxidation cleaning method for reducing leakage current of ultra-thin gate oxide | |
JPH0521595A (ja) | 半導体基板の洗浄方法 | |
US3767493A (en) | Two-step photo-etching method for semiconductors | |
JPS58168264A (ja) | 半導体装置の製造方法 | |
JP3295171B2 (ja) | 半導体基板の製造方法 | |
KR19990065140A (ko) | 단일 반도체 기판에 상이한 두께의 게이트 산화막 구조를 갖는 반도체 장치의 제조방법 | |
JPS5870567A (ja) | 半導体装置の製造方法 | |
KR100197661B1 (ko) | 반도체 소자의 소자분리 절연막 형성방법 | |
KR100244787B1 (ko) | 반도체 소자의 게이트산화막 제조방법 | |
KR100364416B1 (ko) | 반도체소자의소자격리방법 | |
KR930008845B1 (ko) | 반도체소자의 소자 격리방법 | |
JPH04157723A (ja) | アルミニウム膜のドライエッチング方法 | |
JPS5911631A (ja) | 半導体装置の製造方法 | |
KR950007056A (ko) | 반도체 소자의 소자격리 산화막 형성방법 | |
JPH0492472A (ja) | 半導体装置の製造方法 | |
JPS6321847A (ja) | 半導体集積回路の素子分離領域形成方法 | |
JPS583230A (ja) | 半導体装置の製造方法 | |
JPH0246466A (ja) | 半導体装置の製造方法 | |
JPH05109614A (ja) | フオトレジスト膜の除去方法 | |
JPS6257228A (ja) | 半導体装置の製造方法 |