JPS6276091A - フア−ストイン・フア−ストアウト・メモリの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔４既　　要］ 複数のファーストイン・ファーストアウト単位回路を並
列に使用するメモリにおいて、総ての単位回路がインプ
ットレディあるいはアウトプットレディの状態にあるこ
とを検出する回路を設け、これらの回路の出力によって
これら単位回路への書込みあるいは読出しを制御すると
共に、上記倹出回路の出力の持続時間を測定することに
より上記単位回路のいずれかに故障があることを検出す
るようにしたものである。

〔産業上の利用分野〕

ファーストイン・ファーストアウトのシフトレジスタの
如きシリアルメモリを複数個並列に動作させることによ
り、夫々のシリアルメモリよりもビット幅の大きい情報
をストアするように構成されるバッファメモリなどに適
用できる。

〔従来の技術とその問題点〕

従来のこの種装置においては、情報をビットにより分割
してストアするシフトレジスタの如きファーストイン・
ファーストアウトの単位回路の夫々から送出されるイン
プットレディ信号、あるいはアウトプットレディ信号の
論理積をとることによって書込みあるいは読出しを行な
うためのシフトイン信号あるいはシフトアウト信号を得
て書込みあるいは読出しを行なうと共に、これらシフト
信号をタイマーによってリセットするように構成されて
いた。

このような構成においては、上記複数の単位回路のいず
れかが故障してインプットレディ信号あるいはアウトプ
ットレディ信号を常時送出するようになると、故障した
単位回路が正しい書込みあるいは読出しができないにも
かかわらず動作を継続するために情報に誤りを生ずる欠
点があった。

〔問題点を解決するための手段〕

本発明では、総ての単位回路からのインプットレディ信
号あるいはアウトプットレディ信号について、それらが
総て高レベルにあることを検出するＡＮＤ回路等の検出
回路と総て低レベルにあることを検出するＡＮＤ回路等
の検出回路とを設けると共に、これら検出回路の出力に
よって各単位回路への書込みあるいは読出しを制御する
制御信号を得るようにし、更にこの制御信号の持続時間
を判定することによって単位回路の故障を検出するよう
にした。

〔作　用〕

単位回路のいずれにも故障がない場合には、上記二つの
検出回路に交互に出力が生じ所要の書込みあるいは読出
しが行なわれるのに対し、いずれかの単位回路に故障が
発生するとこれら検出回路の少なくとも一方はＡＮＤ条
件が成立しないためにその出力に変化を生しないので、
これら検出回路の出力が予め設定された時間内に変化す
るか否かを判定することにより単位回路のいずれかに故
障があることが検出できる。

〔実施例〕

図は本発明の実施例を示すもので、４個のファーストイ
ン・ファーストアウト単位回路（０〜３）を備えており
、これら単位回路は例えば１ビツトのシフトレジスタか
ら成り、４ビツトの入力データを各ビット毎に夫々記憶
する。

これらの単位回路（０〜３）は周知のように、書込みを
許容し得る状態にあるときにインプットレディ信号（Ｉ
Ｒｏ〜ＩＲ３）を、また読出しを許容し得る状態にある
ときにアウトプットレディ信号（ＯＲ０〜０Ｒ１）を夫
々出力すると共に、シフトイン信号によって書込みが、
シフトアウト信号によって読出しが夫々行なわれる。

総ての単位回路（０〜３）が書込みを許容し得る状態に
なってインプットレディ信号が“１”、すなわち高レベ
ルになると、アンド回路（１１）出力（ＩＲ−Ｈ）も高
レベルとなり、入力すべきデータが存在して入力要求信
号が印加されていればアンド回路（１５）は出力を生じ
、この出力がセント端子に接続されているＪ−にフリ・
７プフロソプ（以下、ＦＦ、という）（２１）はセット
され、そのＱ出力は各単位回路（０〜３）にシフトイン
信号として印加され、入力データはビット毎に各単位回
路（０〜３）に書込まれる。

このとき、いずれかの単位回路が故障してインプットレ
ディ信号（ＩＲ）が高レベルにならないと、上記アンド
回路（１１）の出力は低レベルのままとなるからシフト
イン信号（ＳＩ）　も低レベルで各単位回路への書込み
は行なわれない。そして、このシフトイン信号が低レベ
ルを維持することから、故障検出器（３１）によってそ
の持続時間を測定することにより、いずれかの単位回路
が故障であることを識別できる。

この書込みによって各単位回路（０〜３）のインプント
レディ信号（ＩＲｏ＝ＩＲ３）は低レベルとなり、これ
らの信号が反転入力端子に印加されるアンド回路（１２
）の出力（ＩＲ−Ｌ）がリセット端子に印加されるＦＦ
のＱ出力、すなわちシフトイン信号も低レベルとなって
各単位回路への古込みは禁止される。

しかしながら、いずれかの単位回路が故障していて書込
みを行なってもその単位回路からのインプットレディ信
号が高レベルを維持していると、Ｊ−Ｋ　　ＦＦ　（２
１）のＪ、に端子は共に低レベルとなるのでそのＱ出力
は依然として高レベルを保つ。したがって、故障検出器
（３１）によってＪ−Ｋ　　ＦＦのＱ出力であるシフト
イン信号（Ｓｌ）の持続時間を測定すれば、その持続時
間が長いことによっていずれかの単位回路（０〜３）に
故障が生していることが識別でき、故障検出器（３１）
の出力を故障信号として用いることができる。

これら単位回路（０〜３）の読出しを行なう場合にも、
アウトプットレディ信号（ＯＲ）によって書込みの場合
と全く同一の構成、すなわち前記アンド回路（１１）に
対してアンド回路（１３）、前記アンド回路（１２）に
対してアンド回路（Ｉ４）、前記Ｊ−Ｋ　　ＦＦ　（２
１）に対してＪ−ＫＦＦ　（２２）　、前記故障検出器
（３１）に対して故障検出器（３２）、によってインプ
ットレディ信号（ＩＲ）について説明したところと同様
に、故障検出を行なうことができる。なお、オア回路（
４１）はインプットレディ信号とアウトプットレディ信
号のいずれかによって故障が検出されたとき同一の端子
から故障信号を得るために設けたものである。

なお、上記の実施例では、高レベルが“１”に対応する
正論理によるものを示したが、低レベルが“１”に対応
する負論理を用し得ることは明らかてあって、特許請求
の範囲における“１”、′０”は正論理によることを特
定したものではない。

〔効　果〕

簡単な構成によって書込みあるいは読出しを制御するこ
とができるばかりでなく、単位回路のいずれかに故障が
あれば容易に検出できる。

【図面の簡単な説明】

図は本発明の実施例を示すもので、図中Ｏ乃至３は夫々
ファーストイン・ファーストアウト単位回路、１１乃至
Ｉ４は第１乃至第４の検出口路、３１．３２は夫々故障
検出器を示す。

Claims (1)

1. 【特許請求の範囲】 シフトレジスタ等のファーストイン・ファーストアウト
   単位回路（０〜３）の複数個を並列に使用するファース
   トイン・ファーストアウト・メモリの制御装置において
   、 上記各単位回路（０〜３）のインプットレディ信号が、
   総て“１”であることを検出する第１の検出回路（１１
   ）と総て“０”であることを検出する第２の検出回路（
   １２）とを設け、この第１の検出回路（１１）の出力に
   よって各単位回路（０〜３）に対する書込みを行なうシ
   フトイン信号を発生させると共にこの第２の検出回路（
   １２）の出力によってこのシフトイン信号を停止させ、
   上記各単位回路（０〜３）のアウトプットレディ信号が
   、総て“１”であることを検出する第３の検出回路（１
   ３）と総て“０”であることを検出する第４の検出回路
   （１４）とを設け、この第３の検出回路（１３）の出力
   によって各単位回路（０〜３）からの読出しを行なうシ
   フトアウト信号を発生させると共にこの第４の検出回路
   （１４）の出力によってこのシフトアウト信号を停止さ
   せ、これらシフトイン信号およびシフトアウト信号の持
   続時間を測定する故障検出器（３１、３２）によって、
   その持続時間から上記単位回路（０〜３）の故障を検出
   することを特徴とするファーストイン・ファーストアウ
   ト・メモリの制御装置。