JPS626672B2 - - Google Patents
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- JPS626672B2 JPS626672B2 JP55065720A JP6572080A JPS626672B2 JP S626672 B2 JPS626672 B2 JP S626672B2 JP 55065720 A JP55065720 A JP 55065720A JP 6572080 A JP6572080 A JP 6572080A JP S626672 B2 JPS626672 B2 JP S626672B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
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-
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Description
本発明はゲート絶縁膜に生じる絶縁破壊の発生
を少くするようにした薄膜トランジスタの電極構
造に関する。 従来より、薄膜トランジスタとしては第１図か
ら第４図に夫々示すような種々の電極構造を有す
るものが知られている。 第１図に示す薄膜トランジスタは、ガラス等か
らなる絶縁基板１の上に、マスク蒸着やフオトエ
ツチング等の手法により、Al、Au、Ta、Niもし
くはIn等からなるゲート電極２を形成し、真空蒸
着、スパツタリングもしくはCVD等の手法によ
り、Al2O3、SiO、SiO2、CaF2、Si3N4もしくは
MgF2等からなる絶縁膜３をゲート電極２の上に
形成して被覆し、その上にCdSe、CdS、PbSも
しくはTe等からなる半導体層４、該半導体層４
とオーミツクコンタクトするAu、Al、Niもしく
はIn等の金属からなるソース電極５およびドレイ
ン電極６を順次形成した電極構造を有する。絶縁
膜３はゲート電極２にAlあるいはTaを用いた場
合には、AlあるいはTaを陽極酸化して形成する
ことも出来る。 また、第２図に示す薄膜トランジスタは、第１
図に示す薄膜トランジスタにおいて、半導体層４
とソース電極５およびドレイン電極６との位置を
上下逆転したもの、第３図に示す薄膜トランジス
タは、絶縁基板１の上にソース電極５、ドレイン
電極６および半導体層４を形成し、該半導体層４
の上に絶縁膜３およびゲート電極２を形成したも
のであり、さらに第４図に示す薄膜トランジスタ
は、上記第３図に示す薄膜トランジスタにおい
て、半導体層４とソース電極５およびドレイン電
極６との位置を上下逆転したものである。 上記第１図から第４図に夫々示す薄膜トランジ
スタにおいて、充分に良好な特性を得るために
は、絶縁膜３はいずれもできるだけ薄いことが好
ましいが、絶縁膜３の絶縁性を考慮して、その膜
厚は500オングストロームないし1000オングスト
ローム程度としている。 しかしながら、上記のような電極構造を有する
薄膜トランジスタを、例えばマトリツクス型液晶
表示装置（図示せず。）における駆動用スイツチ
ング素子として使用し、第５図に示すように、そ
のソース電極５およびゲート電極２に夫々第６図
イおよびロに示す波形を有する電圧（ソース電圧
ＶS＝−10ボルト、ゲート電圧ＶG＝−10ボルト、
デユーテイ1/10）を印加し、ドレイン電極６とア
ースとの間に接続されたセグメント電極と液晶と
がなす容量と蓄積コンデンサ（いずれも図示せ
ず。）との等価合成容量ＣLCの両極間の電圧（ド
レイン電圧ＶD）を第６図ハのようなものとして
液晶表示装置を長時間駆動すると、ゲート絶縁膜
３の膜厚が非常に薄いものであるため、次に述べ
るように、絶縁膜３に絶縁破壊が発生する問題が
あつた。 本願発明者が、第１図に示す電極構造を有する
薄膜トランジスタにおいて、第７図に示すよう
に、ソース電極５およびドレイン電極６のいずれ
もがゲート電極２と重なつた構造を有する薄膜ト
ランジスタの各サンプルに、第６図イ，ロに示す
電圧を夫々印加して長時間動作させたところ、次
の第１表に示すように、AuやNi等の金属で形成
されたソース電極５とゲート電極２との重なり部
の絶縁膜３に絶縁破壊が多く発生することを見い
出した。
を少くするようにした薄膜トランジスタの電極構
造に関する。 従来より、薄膜トランジスタとしては第１図か
ら第４図に夫々示すような種々の電極構造を有す
るものが知られている。 第１図に示す薄膜トランジスタは、ガラス等か
らなる絶縁基板１の上に、マスク蒸着やフオトエ
ツチング等の手法により、Al、Au、Ta、Niもし
くはIn等からなるゲート電極２を形成し、真空蒸
着、スパツタリングもしくはCVD等の手法によ
り、Al2O3、SiO、SiO2、CaF2、Si3N4もしくは
MgF2等からなる絶縁膜３をゲート電極２の上に
形成して被覆し、その上にCdSe、CdS、PbSも
しくはTe等からなる半導体層４、該半導体層４
とオーミツクコンタクトするAu、Al、Niもしく
はIn等の金属からなるソース電極５およびドレイ
ン電極６を順次形成した電極構造を有する。絶縁
膜３はゲート電極２にAlあるいはTaを用いた場
合には、AlあるいはTaを陽極酸化して形成する
ことも出来る。 また、第２図に示す薄膜トランジスタは、第１
図に示す薄膜トランジスタにおいて、半導体層４
とソース電極５およびドレイン電極６との位置を
上下逆転したもの、第３図に示す薄膜トランジス
タは、絶縁基板１の上にソース電極５、ドレイン
電極６および半導体層４を形成し、該半導体層４
の上に絶縁膜３およびゲート電極２を形成したも
のであり、さらに第４図に示す薄膜トランジスタ
は、上記第３図に示す薄膜トランジスタにおい
て、半導体層４とソース電極５およびドレイン電
極６との位置を上下逆転したものである。 上記第１図から第４図に夫々示す薄膜トランジ
スタにおいて、充分に良好な特性を得るために
は、絶縁膜３はいずれもできるだけ薄いことが好
ましいが、絶縁膜３の絶縁性を考慮して、その膜
厚は500オングストロームないし1000オングスト
ローム程度としている。 しかしながら、上記のような電極構造を有する
薄膜トランジスタを、例えばマトリツクス型液晶
表示装置（図示せず。）における駆動用スイツチ
ング素子として使用し、第５図に示すように、そ
のソース電極５およびゲート電極２に夫々第６図
イおよびロに示す波形を有する電圧（ソース電圧
ＶS＝−10ボルト、ゲート電圧ＶG＝−10ボルト、
デユーテイ1/10）を印加し、ドレイン電極６とア
ースとの間に接続されたセグメント電極と液晶と
がなす容量と蓄積コンデンサ（いずれも図示せ
ず。）との等価合成容量ＣLCの両極間の電圧（ド
レイン電圧ＶD）を第６図ハのようなものとして
液晶表示装置を長時間駆動すると、ゲート絶縁膜
３の膜厚が非常に薄いものであるため、次に述べ
るように、絶縁膜３に絶縁破壊が発生する問題が
あつた。 本願発明者が、第１図に示す電極構造を有する
薄膜トランジスタにおいて、第７図に示すよう
に、ソース電極５およびドレイン電極６のいずれ
もがゲート電極２と重なつた構造を有する薄膜ト
ランジスタの各サンプルに、第６図イ，ロに示す
電圧を夫々印加して長時間動作させたところ、次
の第１表に示すように、AuやNi等の金属で形成
されたソース電極５とゲート電極２との重なり部
の絶縁膜３に絶縁破壊が多く発生することを見い
出した。
本実施例は、第１図の電極構造を有する薄膜ト
ランジスタにおいて、第８図に示すように、ゲー
ト電極２とドレイン電極６との間に重なり部７を
設ける一方、上記ゲート電極２とソース電極５と
の間に間隙８を設けるようにしたものであつて、
上記ゲート電極２にはAlを使用し、ゲート絶縁
膜３には上記ゲート電極２を陽極酸化させて得た
膜厚700オングストロームのAl2O3を使用する。
また、上記ソース電極５およびドレイン電極６に
は、いずれも膜厚1000オングストロームのAuを
使用するとともに、半導体層４には膜厚200オン
グストロームのTeを使用し、半導体層４のチヤ
ンネル巾を300μ、ゲート電極２の巾を600μ、ゲ
ート電極２とソース電極５との上記間隙８を100
μとしている。 薄膜トランジスタを上記のような電極構造と
し、そのソース電極５、ゲート電極２に夫々第６
図イ，ロに示す電圧を印加し、第５図の回路を使
用して、時間経過に対する薄膜トランジスタ７の
良品の割合（良品率）を求めたところ、第９図に
曲線m0で示すようになり、2800時間の経過に対
してほゞ100％近い93％の良品率を得た。 これに対して、上記第８図と同一のチヤンネル
巾、及びゲート電極巾を有し、第７図に示すよう
に、ソース電極５およびドレイン電極６のいずれ
もがゲート電極２と重なつた電極構造とした薄膜
トランジスタでは、時間経過に対する薄膜トラン
ジスタの良品率は、第９図に曲線m1で示すよう
になり、2000時間の経過に対して良品率は約20％
に低下し、2600時間の経過に対して良品率は零％
となつた。 また、第８図と同一のチヤンネル巾及びゲート
電極巾を有し、第１０図に示すように、ソース電
極５とゲート電極２との間に重なり部１０を設
け、ドレイン電極６とゲート電極２との間に間隙
１１を設けた薄膜トランジスタでは、時間経過に
対する良品率は第９図に曲線m2で示すようにな
り、2000時間の経過に対して、良品率は20％ない
し25％程度に低下し、2800時間の経過に対して零
％となる。 上記から、薄膜トランジスタを第８図の電極構
造とすれば、第７図および第１０図の電極構造の
薄膜トランジスタに比較して、ソース電極５とゲ
ート電極２との間の絶縁破壊による不良の発生が
大巾に減少することが分る。 なお、薄膜トランジスタの電極構造を第８図に
示す構造とした場合、ゲート電極２とソース電極
５の間隙８およびその近傍の半導体層４の電気抵
抗が、薄膜トランジスタのオン抵抗に寄生抵抗と
して加わるため、薄膜トランジスタを上記のよう
なスイツチング素子として使用した場合、オン時
の抵抗が高くなつて、薄膜トランジスタのオン・
オフ比（ROFF／RON：但しRONはトランジス
タのON抵抗、ROFFはトランジスタのOFF抵抗
である。）が低下することが考えられる。 しかしながら、第８図の薄膜トランジスタのゲ
ート電圧に対する飽和ドレイン電流特性を求める
と、第１１図に曲線n0で示すようになり、また、
第７図および第１０図に夫々示す薄膜トランジス
タの飽和ドレイン電流特性は、第１１図に夫々曲
線n1およびn2で示すようになる。 上記第１１図から分るように、｜ＶG｜８ボ
ルトでは、第８図の薄膜トランジスタと第７図の
薄膜トランジスタの飽和ドレイン電流特性はほゞ
等しく、第８図の薄膜トランジスタのオン・オフ
比の低下はほとんどない。 これに対して、第１０図に示す薄膜トランジス
タでは、第１１図の曲線n2からも分るように、第
７図および第８図の薄膜トランジスタに比較し
て、飽和ドレイン電流が小さくなり、そのオン・
オフ比が小さくなる。 上記から、薄膜トランジスタを第８図のような
構成とすることにより、オン・オフ比等の特性を
損うことなく、長時間動作させてもゲート絶縁膜
３に絶縁破壊が生じない信頼性の高い薄膜トラン
ジスタとすることができる。 〔第２実施例〕 本実施例は、ゲート電極２、ゲート絶縁膜３、
半導体層４、ソース電極５、ドレイン電極６を第
１実施例と同一の材料および膜厚とする一方、半
導体層４のチヤンネル巾を300μ、ソース電極５
およびドレイン電極６の巾を1000μ、ゲート電極
２とソース電極５の間隙８を100μとし、該間隙
８とその近傍の半導体層４の巾を900μに拡大し
たものである。 薄膜トランジスタを上記構成とした場合、第８
図の薄膜トランジスタと同様、長時間にわたる動
作を行わせても、絶縁膜３の絶縁破壊は少くなる
一方、ゲート電圧に対する飽和ドレイン電流特性
は、第１１図に曲線n3で示すように、第７図の薄
膜トランジスタの飽和ドレイン電流特性にきわめ
て近くなり、｜ＶG｜が８ボルトを越えたところ
でも、第７図の薄膜トランジスタとほゞ等しいオ
ン・オフ比を得ることができる。 なお、以上の実施例において、ゲート電極２の
材料としてTa、Hf、Nb、Ni、Mo、Au等を用い
た場合、あるいはゲート絶縁膜３にゲート電極２
の材料の陽極酸化膜もしくは、CVD、真空蒸
着、スパツタリング等の手法で形成したSiO、
SiO2、Al2O3、Si3N4等を使用した場合、また、
ソース電極５およびドレイン電極６の材料として
Al、In、Ni、Mo等を使用した場合、あるいは、
また半導体層４の材料としてCdSe、CdS、PbS
等を使用した場合も上記と同様の結果を得ること
ができる。 また、第２実施例のように、ゲート線電極２と
ソース電極５との間隙８およびその近傍の半導体
層４の巾を他の部分（チヤンネル部）よりも大き
くする代りに、上記間隙８およびその近傍の半導
体層４の膜厚を厚くするか不純物濃度を大きくし
て、半導体層４の寄生抵抗の影響を減ずるように
してもよい。 以上、詳細に説明したことからも明らかなよう
に、本発明は、従来の電極構造を有する薄膜トラ
ンジスタにおいて、ソース電極とゲート線電極と
の間に重なりが生じないようにしてこれら両電極
間の絶縁耐力を高めるようにしたものであつて、
本発明により長時間動作させた場合に従来の薄膜
トランジスタのソース電極とゲート線電極との間
に多発していた絶縁破壊がほとんどなくなり、長
時間安定に動作する信頼性の高い薄膜トランジス
タを得ることができる。 また、ソース電極とゲート線電極との間隙部お
よびその近傍の半導体層の巾、層厚もしくは不純
物濃度の少くとも一つをチヤンネル部の半導体層
よりも大きくなるようにすれば、チヤンネル部以
外の半導体層に伴う薄膜トランジスタのオン・オ
フ比の低下等の問題も解消される。
ランジスタにおいて、第８図に示すように、ゲー
ト電極２とドレイン電極６との間に重なり部７を
設ける一方、上記ゲート電極２とソース電極５と
の間に間隙８を設けるようにしたものであつて、
上記ゲート電極２にはAlを使用し、ゲート絶縁
膜３には上記ゲート電極２を陽極酸化させて得た
膜厚700オングストロームのAl2O3を使用する。
また、上記ソース電極５およびドレイン電極６に
は、いずれも膜厚1000オングストロームのAuを
使用するとともに、半導体層４には膜厚200オン
グストロームのTeを使用し、半導体層４のチヤ
ンネル巾を300μ、ゲート電極２の巾を600μ、ゲ
ート電極２とソース電極５との上記間隙８を100
μとしている。 薄膜トランジスタを上記のような電極構造と
し、そのソース電極５、ゲート電極２に夫々第６
図イ，ロに示す電圧を印加し、第５図の回路を使
用して、時間経過に対する薄膜トランジスタ７の
良品の割合（良品率）を求めたところ、第９図に
曲線m0で示すようになり、2800時間の経過に対
してほゞ100％近い93％の良品率を得た。 これに対して、上記第８図と同一のチヤンネル
巾、及びゲート電極巾を有し、第７図に示すよう
に、ソース電極５およびドレイン電極６のいずれ
もがゲート電極２と重なつた電極構造とした薄膜
トランジスタでは、時間経過に対する薄膜トラン
ジスタの良品率は、第９図に曲線m1で示すよう
になり、2000時間の経過に対して良品率は約20％
に低下し、2600時間の経過に対して良品率は零％
となつた。 また、第８図と同一のチヤンネル巾及びゲート
電極巾を有し、第１０図に示すように、ソース電
極５とゲート電極２との間に重なり部１０を設
け、ドレイン電極６とゲート電極２との間に間隙
１１を設けた薄膜トランジスタでは、時間経過に
対する良品率は第９図に曲線m2で示すようにな
り、2000時間の経過に対して、良品率は20％ない
し25％程度に低下し、2800時間の経過に対して零
％となる。 上記から、薄膜トランジスタを第８図の電極構
造とすれば、第７図および第１０図の電極構造の
薄膜トランジスタに比較して、ソース電極５とゲ
ート電極２との間の絶縁破壊による不良の発生が
大巾に減少することが分る。 なお、薄膜トランジスタの電極構造を第８図に
示す構造とした場合、ゲート電極２とソース電極
５の間隙８およびその近傍の半導体層４の電気抵
抗が、薄膜トランジスタのオン抵抗に寄生抵抗と
して加わるため、薄膜トランジスタを上記のよう
なスイツチング素子として使用した場合、オン時
の抵抗が高くなつて、薄膜トランジスタのオン・
オフ比（ROFF／RON：但しRONはトランジス
タのON抵抗、ROFFはトランジスタのOFF抵抗
である。）が低下することが考えられる。 しかしながら、第８図の薄膜トランジスタのゲ
ート電圧に対する飽和ドレイン電流特性を求める
と、第１１図に曲線n0で示すようになり、また、
第７図および第１０図に夫々示す薄膜トランジス
タの飽和ドレイン電流特性は、第１１図に夫々曲
線n1およびn2で示すようになる。 上記第１１図から分るように、｜ＶG｜８ボ
ルトでは、第８図の薄膜トランジスタと第７図の
薄膜トランジスタの飽和ドレイン電流特性はほゞ
等しく、第８図の薄膜トランジスタのオン・オフ
比の低下はほとんどない。 これに対して、第１０図に示す薄膜トランジス
タでは、第１１図の曲線n2からも分るように、第
７図および第８図の薄膜トランジスタに比較し
て、飽和ドレイン電流が小さくなり、そのオン・
オフ比が小さくなる。 上記から、薄膜トランジスタを第８図のような
構成とすることにより、オン・オフ比等の特性を
損うことなく、長時間動作させてもゲート絶縁膜
３に絶縁破壊が生じない信頼性の高い薄膜トラン
ジスタとすることができる。 〔第２実施例〕 本実施例は、ゲート電極２、ゲート絶縁膜３、
半導体層４、ソース電極５、ドレイン電極６を第
１実施例と同一の材料および膜厚とする一方、半
導体層４のチヤンネル巾を300μ、ソース電極５
およびドレイン電極６の巾を1000μ、ゲート電極
２とソース電極５の間隙８を100μとし、該間隙
８とその近傍の半導体層４の巾を900μに拡大し
たものである。 薄膜トランジスタを上記構成とした場合、第８
図の薄膜トランジスタと同様、長時間にわたる動
作を行わせても、絶縁膜３の絶縁破壊は少くなる
一方、ゲート電圧に対する飽和ドレイン電流特性
は、第１１図に曲線n3で示すように、第７図の薄
膜トランジスタの飽和ドレイン電流特性にきわめ
て近くなり、｜ＶG｜が８ボルトを越えたところ
でも、第７図の薄膜トランジスタとほゞ等しいオ
ン・オフ比を得ることができる。 なお、以上の実施例において、ゲート電極２の
材料としてTa、Hf、Nb、Ni、Mo、Au等を用い
た場合、あるいはゲート絶縁膜３にゲート電極２
の材料の陽極酸化膜もしくは、CVD、真空蒸
着、スパツタリング等の手法で形成したSiO、
SiO2、Al2O3、Si3N4等を使用した場合、また、
ソース電極５およびドレイン電極６の材料として
Al、In、Ni、Mo等を使用した場合、あるいは、
また半導体層４の材料としてCdSe、CdS、PbS
等を使用した場合も上記と同様の結果を得ること
ができる。 また、第２実施例のように、ゲート線電極２と
ソース電極５との間隙８およびその近傍の半導体
層４の巾を他の部分（チヤンネル部）よりも大き
くする代りに、上記間隙８およびその近傍の半導
体層４の膜厚を厚くするか不純物濃度を大きくし
て、半導体層４の寄生抵抗の影響を減ずるように
してもよい。 以上、詳細に説明したことからも明らかなよう
に、本発明は、従来の電極構造を有する薄膜トラ
ンジスタにおいて、ソース電極とゲート線電極と
の間に重なりが生じないようにしてこれら両電極
間の絶縁耐力を高めるようにしたものであつて、
本発明により長時間動作させた場合に従来の薄膜
トランジスタのソース電極とゲート線電極との間
に多発していた絶縁破壊がほとんどなくなり、長
時間安定に動作する信頼性の高い薄膜トランジス
タを得ることができる。 また、ソース電極とゲート線電極との間隙部お
よびその近傍の半導体層の巾、層厚もしくは不純
物濃度の少くとも一つをチヤンネル部の半導体層
よりも大きくなるようにすれば、チヤンネル部以
外の半導体層に伴う薄膜トランジスタのオン・オ
フ比の低下等の問題も解消される。
第１図から第４図は夫々従来の薄膜トランジス
タの電極構造を示す断面図、第５図は液晶表示装
置の駆動回路図、第６図イ，ロおよびハは夫々第
５図の薄膜トランジスタのソース電極、ゲート電
極およびドレイン電極の電圧波形図、第７図は従
来の薄膜トランジスタの電極構造の平面図、第８
図は本発明の第１実施例の平面図、第９図は第７
図、第８図および第１０図に夫々示す電極構造を
有する薄膜トランジスタの時間に対する良品率を
示す特性図、第１０図はドレイン電極とゲート電
極との間に間隙を設けた薄膜トランジスタの平面
図、第１１図は第７図、第８図、第１０図および
第１２図に示す薄膜トランジスタの飽和ドレイン
電流のゲート電圧依存特性図、第１２図は本発明
の第２実施例の平面図である。 １…絶縁基板、２…ゲート電極、３…絶縁膜、
４…半導体層、５…ソース電極、６…ドレイン電
極、７，１０…重なり部、８，１１…間隙。
タの電極構造を示す断面図、第５図は液晶表示装
置の駆動回路図、第６図イ，ロおよびハは夫々第
５図の薄膜トランジスタのソース電極、ゲート電
極およびドレイン電極の電圧波形図、第７図は従
来の薄膜トランジスタの電極構造の平面図、第８
図は本発明の第１実施例の平面図、第９図は第７
図、第８図および第１０図に夫々示す電極構造を
有する薄膜トランジスタの時間に対する良品率を
示す特性図、第１０図はドレイン電極とゲート電
極との間に間隙を設けた薄膜トランジスタの平面
図、第１１図は第７図、第８図、第１０図および
第１２図に示す薄膜トランジスタの飽和ドレイン
電流のゲート電圧依存特性図、第１２図は本発明
の第２実施例の平面図である。 １…絶縁基板、２…ゲート電極、３…絶縁膜、
４…半導体層、５…ソース電極、６…ドレイン電
極、７，１０…重なり部、８，１１…間隙。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に形成したソース電極とドレイン
電極にコンタクトするように形成した半導体層に
絶縁膜を介して重なるように形成したゲート電極
を有する薄膜トランジスタにおいて、上記ドレイ
ン電極とゲート線電極との間に重なり部を設ける
一方、上記ソース電極とゲート線電極との間に重
なりが生じないようにしたことを特徴とする薄膜
トランジスタの電極構造。 ２ 特許請求の範囲第１項記載の薄膜トランジス
タの電極構造において、ソース電極とゲート線電
極との間の間隙部およびその近傍の半導体層の
巾、層厚もしくは不純物濃度のうち少くとも一つ
をチヤンネル部の半導体層よりも大となるように
したことを特徴とする薄膜トランジスタの電極構
造。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6572080A JPS56161676A (en) | 1980-05-16 | 1980-05-16 | Electrode structure for thin film transistor |
| US06/261,545 US4425572A (en) | 1980-05-16 | 1981-05-07 | Thin film transistor |
| GB8114302A GB2077994B (en) | 1980-05-16 | 1981-05-11 | Thin film transistors |
| DE3118674A DE3118674C2 (de) | 1980-05-16 | 1981-05-12 | Dünnfilmtransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6572080A JPS56161676A (en) | 1980-05-16 | 1980-05-16 | Electrode structure for thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56161676A JPS56161676A (en) | 1981-12-12 |
| JPS626672B2 true JPS626672B2 (ja) | 1987-02-12 |
Family
ID=13295128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6572080A Granted JPS56161676A (en) | 1980-05-16 | 1980-05-16 | Electrode structure for thin film transistor |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4425572A (ja) |
| JP (1) | JPS56161676A (ja) |
| DE (1) | DE3118674C2 (ja) |
| GB (1) | GB2077994B (ja) |
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- 1980-05-16 JP JP6572080A patent/JPS56161676A/ja active Granted
-
1981
- 1981-05-07 US US06/261,545 patent/US4425572A/en not_active Expired - Lifetime
- 1981-05-11 GB GB8114302A patent/GB2077994B/en not_active Expired
- 1981-05-12 DE DE3118674A patent/DE3118674C2/de not_active Expired
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