JPS6261096A - 波形読出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、電子楽器等において用いられる波形読出装
置に関する。

〔発明の背景〕

従来より、波形メモリに、予め音源波形をＰＣＭ　（Ｐ
ｕ１ｓｅ　Ｃｏｄｅｄ　Ｍｏｄｕｌａｔｉｏｎ　）等の
変調方式により記録しておき、これを例えば発生すべき
楽音の周波数に基づき読出して発生するようにしたもの
がある。

このような波形読出装置において１例えば漣操作してい
る間、波形メモリから音源波形の所定部分を繰り返し読
出して、持続音として発生するループ機能を有するもの
があるが、鍵を離してからは、ループ処理を行わず、エ
ンベロープのＩＪ　ＩＪ−ス部分で実際に記録されたデ
ータが終了してしまい、エンベロープを付加する効果が
得られないという欠点があった。

〔発明の目的〕

この発明は、以上の点に鑑みてなされたものであり、！
！を離すなどの操作でエンベロープがリリ−ス状態に入
った後も、波形メモリに記録された音源波形の所定部分
を繰り返し読出すようにした。

所謂ループ処理を施すことが可能な波形読出装置を提供
することを目的とする。

〔発明の要点〕

この発明は、上述した目的を達成するためになされたも
のであって、波形信号の所定部分を、エンベロープのリ
リース状態において上記波形メモリから読出すようにし
た読出手段を設けるようにしたことを要点とする。

〔実施例〕

以下１本発明を、外部からの音響信号をサンプリングし
てデジタル記録し、それを読出して楽音信号を発生する
ことができる電子楽器に適用した一実施例につき詳細に
説明する。

第１図は１本実施例の回路構成を示し、入力信号（ＩＮ
）は、入力アンプＩＫて適宜増幅された後、アナログ加
算回路２に供給され、フィルタ３にて高域成分をカット
した後、サンプル・ホールド回路（Ｓ／Ｈ）５にて適当
なサンプリング周波数で、サンプリングされ、Ａ／Ｄ変
換器６に供給される。Ａ／Ｄ変換器６では、入力するア
ナログ信号を対応するデジタル信号に変換し、発音制御
部８に供給する。

この発音制御部８は１例えば４つの波形読出・書込チャ
ンネルを備え、夫々独立的に波形メモリ７に対する波形
信号の曹込みまたは読出しができる。この発音制御部８
の具体的構成は１本出願人の先細である特願昭５９−１
６７１１９号に記載しであるので、その詳細な説明は省
略する。

この発音制御部８は、マイクロコンピュータ等からなる
ＣＰＵ９からの制御に基づき動作するようになっており
、この発音制御部８の４つの波形読出・書込チャンネル
に対応して時分割的に最大４音に対応するデジタル信号
が、波形メモリ７かう読出されて、Ｄ／Ａ変換器１０に
時分割的に印加され、しかる後、サンプル・ホールド回
路（Ｓ／１（）１１ａ〜ｌｉｄに供給される。

このサンプル・ホールド回路１１ａ〜ｌｉｄは、後述す
るようなタイミング信号ｔ、〜ｔ４によって、各時分割
処理チャンネル時間毎に、サンプリング動作を行う。

そして、このサンプル・ホールド回路１１　ａ−１１ｄ
にホールドされた電圧信号は、ＶＣＦ（″に圧制御型フ
ィルタ）１２ａ〜１２ｄに、対応して供給される。この
夫々のＶＣＦ１２ａ〜１２ｄには、後述する電圧信号Ｆ
ＣＶ１〜ＦＣＶ４が供給され、　この電圧信号ＦＣＶＩ
〜ＦＣＶ４に従って、夫々独立的にフィルタリング処理
がなされる。

そして、このＶＣＦ１２ａ　〜１２ｄは、ＶＣＡ（を圧
制御型増幅器）１３３〜１３ｄヘフイルタリング後のア
ナログ波形信号を送出する。

このＶＣＡ１３ａ−１３ｄは、供給される制御電圧信号
ＡＣＶ１〜ＡＣ’Ｖ４により独立的にその増幅率が制御
され、ＶＣＦ　］　２ａ〜１２ｄより供給される波形信
号に対する出力レベル、あるいは−ｉｔエンペローノが
決定される。

そして、このＶＣＡ１３ａ〜１３ｄの出力信号は夫々各
チャンネルの出力０ＵＴｚ−ＯＵＴ４として、外部に送
出され、適宜増幅された後廿響信号として放音されるこ
とになる。また、このＶＣＡ１３ａ〜１３ｄの出力は、
アナログ加算回路１４に供給され、ミックスされて、ミ
ックス出力ＯＵＴＭＩＸとして、外部にとり出すことも
可能となっている。

また、上述した第４チヤンネルに対応するＶＣＦ１２ｄ
の出力と、アナログ加算回路１４の出力とは、上述した
ＣＰＵ９からの制御信号に従って切換動作をするアナロ
グスイッチ１５に供給される。

このアナログスイッチ１５は、ＶＣＦＩ　２６の出力と
、アナログ加算回路１４の出力とを選択して、ＶＣＡ（
［圧制御型増幅器）１６に供給する。

ＶＣＡ１６では、供給される制御電圧信号ＡＣＶＯに応
じて増幅し、上述したアナログ加算回路２にフィードバ
ックして供給するようになる。

従って、入力アンプ１を介して供給される外音信号と、
波形メモリ７を読出して得られる波形信号とをこのアナ
ログ加算回路２にて混合して、再度、波形メモリ７に供
給することができる。このようにして１本実施例ではオ
ーバーダビング機能を実現している。

図中符号４は、演奏鍵やルーピングリリーススイッチ４
−１を含む各種制御スイッチを有するキーボードと、各
種状態表示を行う液晶表示パネル等とからなるキーボー
ド・表示部であって、ＣＰＵ９とこのキーボード・表示
部４とはデータの授受を行う。

また、このＣＰＵ９は、ソフト処理によって、上述した
各制御信号ＦＣＶＩ　〜ＦＣＶ４．ＡＣＶ１〜ＡＣＶ４
．ＡＣＶＯ（以下総称して制御信号Ｃｖとする。）を、
発生するためにデジタル信号なり／Ａ変換器群１７に供
給し、夫々の電圧信号に変換せしめる。

このＤ／Ａ変換器群１７は、制御信号Ｃ■の個数に対応
する個数のＤ／Ａ変換器を有していてもよく、あるいは
、ひとつのＤ／Ａ変換器を時分割的に使用し、サンプル
・ホールド回路と組合せて、必要な個数の制御信号ＣＶ
を得てもよい。

第１図中符号１８は、制御用メモリであり、チャンネル
１〜４のチャンネルに対応するジェネラルスタートエリ
ア、ジェネラルエンドエリア、ループスタートエリア、
ループエンドエリア、ループリリースフラグエリア等の
エリアをもち、後述するデータが夫々ＣＰＵ９の処理に
よって書込まれ、ループ処理のために使用される。

次に、本実施例の動作につき説明する。第２図は１発音
制御部８の複数チャンネルの時分割処理状態と、サンプ
ル・ホールド回路１１ａ〜１ｉｄＫ供給するタイミング
信号ｔ、〜ｔ４との関係を示しおり、各波形読出・蕾込
チャンネル毎に、読出しくリード）処理を行うか、書込
（ライト）処理を行うかを選択的に指定できるようにな
っていて、第２図に示す状態では、チャンネル１　（ｃ
ｈｘ）の処理によって波形メモリ７に、フィルター３、
サンプル・ホールド回路５．Ａ／Ｄ変換器６を介して得
られる波形信号を書込むようになっており、その他のチ
ャンネル２〜４（ｃｈｚ〜４）は、波形メモリ７から、
所定エリアのデジタル波形信号を読出すことが可能とな
っている。

また、上述したタイミング信号ｔ、〜ｔ４は、夫々のチ
ャンネル（ｃｈ１〜４）に対応する時間く、ｈｉｇ−ｅ
レベルをとるようになっていて、各チャンネル時間でＤ
／Ａ変換器１０から出力するアナログ波形信号を、サン
プル・ホールド回ｗ！１１１　ａ〜１１ｄにて、サンプ
リングし、以降ホールドするようになる。

第３図は、波形メモリ７のエリア分割の状態を示してお
り、例えばＮ個の波形情報が可変長で記録できるように
なっている。発音制御部８の各波形読出・書込チャンネ
ルは、独立的にリード・ライトするエリアを指定できる
ようになっていて。

例えば、チャンネル２．３．４で、第３図のトーン１．
２．３１１１Ｌ、それをＶ　ＣＦ１２ｂ　〜１２ｄ。

ＶＣＡＩ３ｂ−１３ｄにて処理制御し、アナログ加算回
路１４、スイッチ１５、ＶＣＡ１６を介して、アナログ
加算器２へ供給し、必要に応じて外部音信号とミキシン
グした後、サンプル・ホールド回路５、Ａ／Ｄ変換器６
を介して入力させ、チャンネル１の処理によって、トー
ンＮとして、再び波形メモリ７に記録する。即ちオーバ
ーダビング処理を行わせることも可能である。

また、ＣＰＵ９からアナログスイッチ１５に対し、切換
信号を送出して、チャンネル４の処理によって波形メモ
リ７から読出された波形信号をサンプル・ホールド回路
ｌｉｄ％ＶＣＦ１２ｄを介して、更にＶＣＡ１６に印加
するようにし、このようにして得られる波形信号を、ア
ナログ加算器２へ供給し、以下上述したのと同様にして
外部音信号とミキシングした後、波形メモリ７の所定エ
リアに１込むようにすることもできる。

次に、本実施例におけるループ処理について詳述する。

先ずキーボード・表示部４を用いて、４つのチャンネル
の各チャンネルで読出すべき波形メモリ７のアドレスエ
リアを指定する。即ち、例えばチャンネル１では、第４
図に示すように波形メモリ７からトーンｎを読出すよう
にセットするのであれば１図のようなアドレス位置をジ
ェネラルスタート、ジェネラルエンドとし、またそのな
かでループして読出すアドレス位置をループスタート、
ループエンドとして入力する。その結果、制御用メモリ
１８のチャンネル１に対応する各エリアに指定データが
セットされる。

従って、後述するように波形メモリ７から、ジェネラル
スタートの位置からジェネラルエンドの位置まで、チャ
ンネル１において読出が行え、更に、その読出しの中で
ループスタートからループエンドの位置（第４図のＢの
エリア）を繰返し読出すようになる。

また、ルーピングリリーススイッチ４−１の操作をしな
ければ、第５図（４）のように、キーオフ後。

第４図のＢのエリアの波形信号の読出しが終了すればＣ
のエリアの読出しが続けて行われ、仮にＶＣＡＩ　３　
ａに対する電圧制御信号がＯＫなって発音を終了する以
前に、第４図のＣのエリアの波形信号が読出し終ると、
それ以後の発音はなされなくなる。

第５図（Ｂｌは、上記ルーピングリリーススイッチ４−
１がオン操作された場合のエンベロープと波形メモリ７
から読出される波形信号の関係を示しており、鍵が離さ
れた後も、第４図に示すＢのエリアを繰返し読出すよう
になる。このようにしてエンベロープレベルが０になる
まで音響出力はあるようになる。

このルーピングリリーススイッチ４−１の操作状態は、
各チャンネル毎に制御用メモリ１８のループリリースフ
ラグエリアに設定される。

第６図及び、第７図は上述した波形信号の読出しの処理
を示すフローチャートであり、第６図はＣＰＵ９の処理
を示し、第７図は、発音制御部８の処理を示す。

先ず、第６図において、ステップＳ、では、キーボード
・表示部４内の鍵盤の操作がなされたかジャッジし、キ
ーオン状態であればＹｅｓの判断をして、ステップＳｔ
ＫＭ行する。

ステップＳ、では発音制御部８の割当る波形読出・書込
チャンネルに対応するＶＣＡ１３ａ〜１３ｄのうちのひ
とつのＶＣＡ、例えばＶＣＡＩ　３　ａに対して供給す
る電圧制御信号ＡＣＶ１を最大レベルとすべくＤ／Ａ変
換器群１７にデジタル信号を送出する。

次にステップＳ３では、予め制御用メモリ１８に記憶さ
れているチャンネル１に対応するジェネラルスタートデ
ータ（即ち波形メモリ７の読出し開始アドレスを指定す
る。）を発音制御部８に送出する。次のステップＳ４で
は、同様に制御用メモリ１８のチャンネル１に対応する
ジェネラルエンドデータ（即ち波形メモリ７の読出し終
了アドレスを指定する２、）を発音制御部８に送出する
。

次にステップＳｓでは、チャンネル】のループスタート
アドレスデータ（即ちループ処理を行う開始アドレスを
指定する。）を、発音制御部８に送出する。同様にして
、ステップＳ６では、チャンネル１のループエンドアド
レスデータ（即ちループ処理の終了アドレスを指定する
。）を、発せ制御部８ニ送出し、次にステップＳ、にて
発音制御部８内のチャンネル１に対応するループフラグ
をオン状態とし、次のステップＳ８で音階を決定するピ
ッチデータを発音制御部８内のチャンネル１に対応する
レジスタにセットする。

しかる後、当該チャンネルいまの場合はチャンネル１の
波形読出処理を開始する指令をＣＰＵ９は発音制御部８
に送出し、演奏スタートさせる（ステップＳ、）。

そして、ステップＳ、。に進行する。なお、ステップＳ
、にて、鍵盤でキーオン操作が検出されなかった場合も
Ｎｏの判断がなされてこのステップ８１０へ直接進行す
る。

ステップＳＩＯでは、既に発音中の楽音に対応する鍵が
オフ操作されたかを検出するものであり、Ｙｅｓの判断
がなされると、当該チャンネルのループリリースフラグ
がオン状態であるか否か、制御用メモリ１８の当該エリ
アの内容を読出すことにより検出し、もしそのフラグが
オフ状態であれば発音制御部８の当該チャンネルのルー
プフラグをオフ状態としくステップＳ＋ｔ）、しかる後
ステップ８１３へ進行する。また上記ステップ８１（＋
にてＮｏの判断がなされた場合、あるいは上述したルー
プリリースフラグがオン状態であれば、ステップＳ１１
にてＹｅｓの判断をした後、このステップＳｔＳへ進行
する。

ステップ８１Ｂにおいては、所定時間毎に除々にＶＣＡ
１３ａに対する電圧制御信号ＡＣＶ１をダウンしてゆく
。しかる後ステップＳＩへ進行する。

このようにして、ＣＰＵ９から発音制御部８に対し各種
制御がなされると、発音制御部８は、第７図に示す処理
を実行することになる。

先ずステップＬ１では、ＣＰＵ９から演奏スタートの指
令ができたか否か判断する。即ち、上述したように、第
６図に示したステップＳ、にてＣＰＵ９は当該チャンネ
ルに対する各梅制御データ・フラグを転送した後、演奏
スタート指令な発音制御部８へ送出するわけであり、こ
の指令が到来しておれば、発音制御部８はステップＬ１
においてＹｅｓの判断をして、ステップＬ２に進行する
。もし、まだ演奏スタートの指令がＣＰＵ９から与えら
れてなければＮｏの判断をし、待機する。そして、ステ
ップＬ２では、予めＣＰＵ９から転送されてきているジ
ェネラルスタートアドレスを、内部のアドレスレジスタ
に設定する。即ち、このアドレスレジスタによって、波
形メモリ７の実際に読出すアドレスが指定される。

そして、ステップＬ３に進行し、上記アドレスレジスタ
の内容を発音制御部８内の制御回路は読出し、次のステ
ップＬ４で現在のアドレスがジェネラルエンドアドレス
かジャッジする。もしＮ。

の判断がなされると、ステップＬ５に移り、ループフラ
グがオン状態か否か検出する。いま第６図のステップＳ
、の処理にて、ＣＰＵ９によりループフラグがオン状態
に設定されているから、Ｙｅｓの判断がなされ、ステッ
プＬ６に進行する。

ステップＬ６では、現在アドレスがループエンドアドレ
スと一致したか否かジャッジし、もしＹｅｓの判断がな
されると、ステップＬ７においてループスタートアドレ
スをアドレスレジスタに再セットする。

いま、ステップＬ６ではＮＯの判断がなされるから、ス
テップＬ８に進みＶＣＡ１３ａに対する電圧制御信号Ａ
ＣＶＩがＯレベルになっているかジャッジし、もしリリ
ース状態でエンベロープがゼロレベルまでダウンした状
態であれば、Ｙｅｓの判断をして一連の処理を終了する
が、いまＮｏの判断をしてステップＬ９にて、発音制御
部８内のアドレスレジスタの内容に、ピッチデータを加
算（もしくは減′Ｋ）してアドレス歩進をする。従って
、ピッチデータの大きさに応じて波形メモリ７のアドレ
ス歩進速度が決定され、出力楽音の周波数が決定される
。

そして、ステップＬ７、Ｌ９の処理の終了後ステップＬ
３に進行する。このようにして１例えばいまループリリ
ースフラグがオフ状態であれば、通常、ステップＬ３→
Ｌ４→Ｌ５→Ｌ６→Ｌ８→Ｌ９の順に処理し、上述した
ように第５図囚に示す如く、エリアＡの波形信号の読出
処理が終了し、次にエリアＢの波形信号の読出処理が終
了した時点で、ステップＬ６にてＹｅｓの判断がなされ
、ステップＬ７にて、アドレスレジスタに、エリアＢの
先頭アドレスがセットされる。そして、このような処理
を繰返して、波形メモリ７から波形信号を読出してゆく
とき、当該％のキーオフ操作が検出されると、第６図の
ステップＳ、２にて、発音制御部８内のループフラグが
オフ状態とされるから、第７図に示す処理はステップＬ
３→Ｌ４→Ｌ５→Ｌ８→Ｌ９の順で行われることになる
。その結果、キーオフ後、エリアＢの波形信号の読出処
理が終了すると、エリアＣの波形信号の読出処理に移行
するようになる。

一方、ループＩＪ　ＩＪ−スフラグがオン状態であれば
、当該鍵がキーオフされて、エンベロープがリリース状
態になった後も、第７図に示す処理は、ステップＬ３→
Ｌ４→Ｌ５→Ｌ６→Ｌ８→Ｌ９あるいはＬ３→Ｌ４→Ｌ
５→Ｌ６→Ｌ７の１１屓になされることになり、その結
果第５図（Ｂｌに示すようにエリアＢの波形信号がエン
ベロープレベルがゼロになるまで繰返し読出されること
になる。

このようにして、ステップＬ４またはステップＬ８にて
Ｙｅｓの判断がなされると、一連の読出処埋を完了する
ことになる。

なお、上述した第６図、第７（￥１の処理は、実際には
各チャンネル毎に独立的に行われ、ＣＰＵ９および発音
制御部８は１時分割的に各チャンネルの制御処理を実行
する。

以上説明した実施例では、ルーピングＩＪ　ＩＪ−スス
イッチ４−１の操作によって、鼓形メモリ７から、第５
回頭に示す如く波形信号を読出すか、嬉５図ＦＢ＋に示
す如く波形信号を読出すかを切換ることができるから、
自然なリリース状態をとることができる。

また、上記実施例にあっては波形メモリ７から複数の波
形読出・書込チャンネルによって読出されて得られる波
形信号夫々に対しＶＣ，Ａ１３ａ〜１３ｄを用いて独立
的に音量レベルの設定を行うことができる。

また、同一メモリエリアから、同じ波形データを、複数
の波形読出・書込チャンネルを用いて異なる音階周波数
で読出し、それをＶＣＡ１３ａ〜１３ｄで合成比率を可
変しながら合成することもできる。

なお、上述した実施例にあっては、ＶＣＦ　１２ａ〜１
２　ｄ、　ＶＣＡＩ　３　ａ　〜１３　ｄによって音色
と音量とを可変制御するようにしたが、デジタルフィル
タや、デジタル乗算器等を用いて、音色、音量あるいは
エンベロープ等の可変制御を行うようにしてもよい。ま
た、その他の処理を波形信号に施してもよい。

また、発音制御部８の回路構成としては、上記実施例の
ように時分割処理により複数の波形読出・書込チャンネ
ルを構成するもののほか、別個の）−一ドウェアで、つ
まりチャンネル数分同じ回路構成のものを使用して、複
数の波形読出・書込チャンネルを設けるものであっても
よい。

更に、複数のチャンネルのうち、特定のチャンネルを、
波形メモリ７に波形信号を書込む書込専用のチャンネル
とし、そのほかのチャンネルを、波形メモリ７から波形
信号を読出す読出専用のチャンネルとしてもよい。本発
明での「波形読出・書込チャンネル」とは、読出しと書
込みのいずれか一方のみ、あるいは双方の動作を可能と
したチャンネルのいずれをも意味するものである。

更に、上記実施例では、外部からの音響信号をサンプリ
ングしてデジタル記録し、それを読出して楽音信号を発
生する電子楽器に本発明を適用したが、波形メモリ７を
ＲＯＭにして、予め適当な波形信号を書込んであるよう
な場合であっても同様に本発明を適用できる。その場合
は、第４図のＣのエリアのデータを記憶させずにおいて
、キーオフ後もループ処理をしてＢのエリアの波形信号
を読出すようＫしてもよい。そのよう圧すれば、メモリ
容量の節約をはかることができる。

また、上記実施例においては、ＶＣＡ１３ａ〜１３ｄに
対し、キーオン時からキーオフ時まで。

一定の最大レベルの電圧制御信号ＡＣＶＩ〜ＡＣｖ４を
印加するようにし、キーオフ後は徐々にそＡ審 の幣号をレベルダウンするようにしたが、任意のエンベ
ロープカーブをとらせるべく電圧制御信号ＡＣＶ　１〜
ＡＣＶ４を供給するようにしてもよい。

また１本発明は、自動演奏装置などにも適用でき、その
場合は、出力音の音量レベルを減衰してゆくリリース状
態で、上述したループ処理を施せば、自然なエンベロー
プ特性を実現できる。

〔発明の効果〕

この発明は、上述したように、エンベロープがリリース
状態に入った後も、波形メモリに記録された音源波形の
所定部分を繰り返してループ処理を施すことを可能とし
たから、自然なＩＪ　ＩＪ−ス状態を実現できるという
効果を奏する。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図はその回路構成
図、第２図はその動作説明のためのタイムチャートを示
す図、第３図は波形メモリの記憶状態を示す図、第４図
はひとつの波形信号の各エリアを示す図、第５回頭、Ｃ
Ｂ）はエンベロープのリリース状態でのループ処理を行
わないときと、行ったときの差異を示す図、第６図はＣ
ＰＵの動作を規定するフローチャートを示す図、第７図
は発音制御部の動作を規定するフローチャートを示す図
である。 ４・・・キーボード・表示部、４−１・・・ルーピング
リリーススイッチ、７・・・波形メモリ、８・・・発音
制御部、９−・・ＣＰＵ、１３ａ　〜１３ｄ　＝−ＶＣ
Ａ、１　Ｂ−制御用メモリ。

Claims (2)

【特許請求の範囲】
1. （１）波形メモリにデジタル記録された波形信号を発生
   すべき音の周波数に対応する速度で読出す波形読出装置
   において、 上記波形信号の所定部分を、エンベロープのリリース状
   態において上記波形メモリから繰返し読出すようにした
   読出手段を備えたことを特徴とする波形読出装置。
2. （２）上記読出手段は、ルーピングリリース指令が与え
   られたときに限り上記波形メモリから、エンベロープの
   リリース状態において上記波形信号の所定部分を繰返し
   読出すようにし、上記ルーピングリリース指令が与えら
   れないときは、上記波形信号の所定部分を繰返すことな
   く上記波形メモリから上記波形信号を読出すようにした
   ことを特徴とした特許請求の範囲第１項記載の波形読出
   装置。