JPH01101595A - アドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子楽器のアドレス制御装置に関する。

〔従来の技術〕

従来、電子楽器のアドレス制御装置は、波形の振幅デー
タを記憶しているメモリの読出しアドレスを出力すると
ともに、その読出しアドレスが所定の最終アドレスに達
したかどうかを判断し、最終アドレスに達したときには
、次の読出しアドレスとして所定の開始アドレスあるい
はそのときの読出しアドレスを繰り返し出力することに
より、ループ再生あるいは通常の楽音の読出しなどを行
うものであった。

第２図はこのような従来のアドレス制御装置の回路構成
を示す回路ブロック図である。

同図において、ループエンドアドレスレジスタ１は例え
ば８音ポリホニツクに対応して８チャンネル分のデータ
を記憶する８段のシフトレジスタで構成され、各シフト
レジスタは各チャンネルの複数ビットから成るループエ
ンドアドレスを記憶する。そして図示しないＣＰＵなど
から供給されるアドレスデータがそれぞれのチ、ヤンネ
ルのシフトレジスタに書込まれ、その書込まれたデータ
が対応するチャンネルのタイミングに同期して出力され
る。また、このループエンドアドレスレジスタ１のルー
プエンドアドレスはセレクタ３のＡ入力端子に出力され
る。

以下、後述する他のレジスタも同様に８段のシフトレジ
スタで構成され、各シフトレジスタは書込まれるデータ
のビット数分の記憶容量を有し、書込まれたデータは対
応するチャンネルのタイミングに同期して出力される。

エンドアドレスレジスタ２は通常の楽音の読出しのエン
ドアドレスを記憶するレジスタであり、書込まれたエン
ドアドレスはセレクタ３のＢ入力端子に出力される。セ
レクタ３はエンドフラグレジスタ４から出力されるエン
ドフラグの内容に応じ、Ａ入力、Ｂ入力の一方を選択し
比較器５のＢ入力端子に出力する。

比較器５はＡ入力端子に供給されるカレントアドレスレ
ジスタ１６からの現在の読出しアドレスと、Ｂ入力端子
に供給されるセレクタ３の出力とを比較し、比較結果を
アンドゲート６および７に出力する。またアンドゲート
６および７の他方の入力端子にはエンドフラグレジスタ
４のデータが供給されている。

セレクタ８はアンドゲート６から出力される制御信号に
従って、Ａ入力端子に供給されるカレントアドレスレジ
スタ１６の出力と、Ｂ入力端子に供給されるループスタ
ートアドレスレジスタ９の出力との一方を選択し全加算
器１５のＡ入力端子に出力する。またアンドゲート７の
出力はインバータ１０、アンドゲート１１を介し再生フ
ラグレジスタ１２に入力している。

また、ピッチデータレジスタ１３に書まれでいる読出し
アドレスのアドレスピッチデータと再生フラグレジスタ
１２の内容はアンドゲート群１４を介し全加算器１５の
Ｂ入力端子に供給される。

全加算器１５はＡとＢとの入力を加算し、加算結果をカ
レントアドレスレジスタ１６に出力する。

カレントアドレスレジスタ１６はその加算結果を記憶し
、半加算器１７およびセレクタ１８に出力する。セレク
タ１８は、Ｂ入力端子に供給されるカレントアドレスと
そのカレントアドレスを＋１した半加算器１７の出力を
選択信号ＣＨに同期したタイミングで、それぞれ図示し
ない波形メモリ、補間回路などに出力する。

次に以上のような構成のアドレス制御回路の動作を説明
する。

以下、１つのチャンネルを例にとり動作を説明する。あ
るチャンネルのエンドフラグレジスタ４の内容が「０」
、すなわちループ再生を行う場合には、セレクタ３では
Ａ入力のループエンドアドレスが選択され、比較器５の
Ｂ入力端子に出力される。また、比較器５のＡ入力端子
にはカレントアドレスレジスタ１６から出力されるカレ
ントアドレスすなわち現在の読出しアドレスが供給され
るので、両者を比較し、Ａ＜Ｂの場合には「０」を出力
する。従ってアンドゲート６および７の出力は「０」と
なり、セレクタ８はＡ入力のカレントアドレスを選択し
全加算器１５に出力する。そしてそのカレントアドレス
は全加算器１５によりピンチデータレジスタ１３からの
ピッチデータと加算され、その加算結果が次の読出しア
ドレスとしてカレントアドレスレジスタ１６に書込まれ
る。

そして、その書込まれたアドレスとそのアドレスを＋１
したアドレスがセレクタ１８により選択され、対応する
チャンネルの前半のタイミングでその書込まれたアドレ
スが出力され、後半のタイミングでそのアドレスを＋１
したアドレスが波形メモリ、補間回路などに出力される
。その後補間回路によりそのアドレスとその次のアドレ
スの間の振幅データの補間が行われる。

一方、比較器５による比較の結果が、Ａ≧Ｂの場合、す
なわち現在の読出しアドレスがループエンドアドレスに
達したときには、比較器５から「１」が出力され、アン
ドゲート６の出力が「１」となる。従って、セレクタ８
はＢ入力のループスタートアドレスを選択し全加算器１
５に出力する。

そして上記と同様にループスタートアドレスにピッチデ
ータが加算され、次の読出しアドレスとしてカレントレ
ジスタに書込まれる。

また、エンドフラグレジスタ４の内容が「１」、すなわ
ち通常の楽音の読出しの場合には、セレクタ３のＢ入力
のエンドアドレスが選択され、比較器５に出力される。

比較器５はこのエンドアドレスとカレントアドレスを比
較し、カレントアドレスがエンドアドレスに達していな
ければｒＯＪを出力する。そして前述のループ再生の場
合と同様に、ピッチデータを加算したアドレスが、次の
読出しアドレスとしてカレントアドレスレジスタ１６に
書込まれる。

一方、カレントアドレスがエンドアドレスに達したきに
は、比較器５から「１」が出力され、エンドフラグが「
１」であるとこから、アンドゲート６の出力が「０」、
アンドゲート７の出力が「１」となる。そして、アンド
ゲート７の出力を反転した信号ｒＯＪが再生フラグレジ
スタ１２に書込まれる。その結果アンドゲート群１４が
閉じ、全加算器１５にはピッチデータが供給されなくな
り、エンドアドレスに達したカレントアドレスが再びカ
レントアドレスレジスタ１６に書込まれる。

以上のように、このアドレス制御回路は実際に出力され
る読出しアドレスとループエンドアドレスあるいはエン
ドアドレスとの比較を行い、読出しアドレスが最終アド
レスに達すると、ループスタートアドレスなどを次の読
出しアドレスとして出力するものであった。

従って、第３図に示すような「０〜８番地」の振幅デー
タがメモリに記憶されていて、その間の振幅データを読
出す場合、エンドアドレスとして「８番地」をエンドア
ドレスレジスタ２に設定しても、カレントアドレスレジ
スタ１６から出力される読出しアドレスがエンドアドレ
スの「８番地」に達したときには、各アドレス間の振幅
データの補間の為に、例えば＋１した「９番地」のアド
レスが出力されるので、本来読出す必要のないデータが
読出され、そのデータが楽音として出力されてしまうと
いう問題点があった。

〔発明が解決しようとする問題点３ 以上述べた如く、従来のアドレス制御装置はメモリに出
力する読出しアドレスが波形メモリの最終アドレスと一
致したとき、補間を行うために通常その読出しアドレス
の次のアドレスの振幅データを読出しているが、最終ア
ドレスを越えたアドレスは存在していないためアドレス
の指定ができなくなるという問題点があった。

更に、読出しアドレスが波形メモリの最終アドレスを越
えた場合、存在しないアドレスを指定するという不都合
が生じる。又μ出しアドレスがループエンドアドレスを
越えた場合、不必要な振幅データが指定されてしまうと
いう問題点があった。

本発明の課題は所定の最終アドレスを越えないようにア
ドレスを制御することである。

〔問題点を解決するための手段〕

本発明は、読出しアドレスの演算を行う演算手段と、そ
の演算手段から出力される演算結果と所定の最終アドレ
スとを比較し、その比較結果に応じ所定の読出しアドレ
スを出力するアドレス制御手段とを備えるものである。

〔作　　　用〕

本発明の作用は次の通りである。アドレス制御手段は演
算手段から出力されるアドレスの演算結果と所定の最終
アドレスとを比較し、例えばその演算結果が所定の最終
アドレスに達していなけれは、演算結果を次の読出しア
ドレスとして出力し、所定の最終アドレスに達すると所
定のアドレスを次の読出しアドレスとして出力する。

このように次の読出しアドレスを指示する演算結果と所
定の最終アドレスとの比較を行い、その比較結果により
読出しアドレスを出力しているので、所定の最終アドレ
スを越えないように読出しアドレスを制御することがで
きる。

〔実　　施　　例〕

以下、本発明の一実施例を第１図を参照して説明する。

第１図は電子楽器のアドレス制御装置の回路ブロック図
である。同図において、第２図の従来のアドレス制御回
路と同一の構成、および動作をするものについては同一
の符号を付して詳細な説明を省略する。

ピッチデータレジスタ２１は図示しない波形メモリなど
からの読出しアドレスピッチを記憶するレジスタであり
、８段のシフトレジスタで構成されており、各シフトレ
ジスタは波形メモリ上のアドレスに対応する整数部デー
タとその間のアドレスを指定する小数部データとから成
り、小数部データにより波形メモリのアドレスピッチよ
り細かいアドレスピッチを指定することができる。

全加算器２２はＢ入力端子に与えられるアンドゲート群
１４から出力されるピッチデータの整数部データおよび
小数部データと、へ入力端子に与えられるカレントアド
レスレジスタ２５から帰還されるカレントアドレスとを
加算し、加算結果をセレクタ２３および比較器５のＡ入
力端子に出力する。セレクタ２３は、アンドゲート７か
らの出力に従って、その加算結果とＢ入力端子に与えら
れるカレントアドレスレジスタ２５の出力の一方を選択
しセレクタ２４のへ入力端子に出力する。

そしてセレクタ２４はアンドゲート６からの出力に従っ
て、セレクタ２３からの出力とＢ入力端子に与えられる
ループスタートアドレスレジスタ９の出力の一方を選択
し、次の読出しアドレスとしカレントアドレスレジスタ
２５に出力する。カレントアドレスレジスタ２５は各チ
ャンネルのカレントアドレスの整数部データと小数部デ
ータとを記憶するレジスタであり、そのカレントアドレ
スはセレクタ２７のＢ入力端子に出力されるとともに、
半加算器２６に出力される。半加算器２６はそのカレン
トアドレスを＋１してセレクタ２７のＡ入力端子に出力
する。セレクタ２７は選択信号ＣＨによりＡ、Ｂの入力
の一方を選択し、それぞれのチャンネルの前半のタイミ
ングに同期してＢ入力のカレントアドレスを出力し、後
半のタイミングに同期してＡ入力のカレントアドレスを
＋１したアドレスを波形メモリ、補間回路などに出力す
る。

次に以上の様な構成のアドレス制御回路の動作を説明す
る。説明を簡単にするため１チャンネル分の動作につい
て説明する。

エンドフラグレジスタ２のあるチャンネルのエンドフラ
グの内容が「０」、すなわちループ再生を行う場合には
、全加算器２２から出力される、ピッチデータと現在の
カレントアドレスとの加算結果と、セレクタ３から出力
されるループアンドニドレスとが、比較器５で比較され
る。そして、加算結果がループエンドアドレスに達して
いない、ときには、比較器５からｒＯＪが出力され、ア
ンドゲート６および７の出力が「０」となる。従ってセ
レクタ２３．２４はともにＡ入力を選択し、現在のカレ
ントアドレスにピッチデータを加算した全加算器２２の
加算結果が次の読出しアドレスとしてカレントアドレス
レジスタ２５に出力され、書込まれる。

一方、比較器５の比較において、全加算器２２の加算結
果がループエンドアドレスに達したときは、比較器５か
ら「１」が出力される。この場合エンドフラグがｒＯＪ
であるので、アンドゲート７の出力は「０」まま変らず
、アンドゲート６の出力が「１」となる、その結果、セ
レクタ２４はＢ入力を選択し、ループスタートアドレス
を次の読出しアドレスとしてカレントアドレス２５に出
力し、そのループスタートアドレスがレジスタに書込ま
れる。

従って、カレントアドレスレジスタ２５からは最大でも
ループエンドアドレスより１アドレス分前のアドレスし
か出力されないので、セレクタ２７から補間の為そのア
ドレスに「１」を加算したアドレスが出力されても、ル
ープエンドアドレスを越えることがなく、不要な振幅デ
ータが読出されることがない。

また、エンドフラグレジスタ２の内容が「１」、すわな
ち通常の楽音の読出しを行う場合には、現在のカレント
アドレスとピッチデータの加算結果と、エンドアドレス
が比較器５で比較される。そして、加算結果がエンドア
ドレスに達していないときには、前述と同様にセレクタ
２３および２４はＡ入力を選択し、現在のカレントアド
レスにピッチデータを加算した結果が、次の読出しアド
レスとしてカレントアドレスレジスタに書込まれる。

一方、全加算器２２の加算結果がエンドアドレスに達す
ると、比較器５は「１」を出力する。この場合エンドフ
ラグが「１」であるので、アンドゲート６の出力は「０
」のまま変らず、アンドゲート７の出力が「１」となる
。その結果、セレクタ２３はＢ入力を選択し、セレクタ
２４はＡ入力を選択するので、現在のカレントアドレス
すなわちエンドアドレスから１ピツチデータ分前のアド
レスが、カレントアドレスレジスタ２５に再び書込まれ
アドレスの進歩が中止される。

従って補間の為に、カレントアドレスレジスタ２５から
出力されるカレントアドレスの整数部データに「１」を
加算したアドレスを出力しても、エンドアドレスを越え
たアドレスが読出しアドレスとして出力されることがな
い。

以上のような動作をレジスタの各チャンネルについて行
うことにより、所定の最終アドレスを越えないように読
出しアドレスを制御することができる。

以上のように、各チャンネルの読出しアドレスピッチを
決めるピッチデータと現在の読出しアドレスとの演算結
果が所定のループエンドアドレスあるいはエンドアドレ
スに達しているかを判断し、所定の最終アドレスに達す
ると、ループスタートアドレスを次の読出しアドレスと
して出力するか、あるいはアドレスの演算を中止するの
で、実際に波形メモリ、補間回路などに出力される読出
しアドレスが所定のループエンドアドレスあるいはエン
ドアドレスを越えないようにアドレスを制御することが
できる。

〔発明の効果〕

以上述べた如く、本発明によれば、読出しアドレスを指
示する演算結果と所定の最終アドレスとを比較し、その
比較結果により次の読出しアドレスを出力しているので
、メモリなどに出力される読出しアドレスとそのアドレ
スを進歩させたアドレスとの間で補間を行う場合でも、
実際の読出しアドレスが所定の最終アドレスを越えない
ようにアドレスを制御することができ、不要なデータが
−出力されるのを防ぐことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のアドレス制御装置の回路ブ
ロック図、 第２図は従来のアドレス制御装置の回路ブロック図、 第３図は楽音波形の一例を示す図である。 １・・・ループエンドアドレスレジスタ、３．８．１８
，２３．２４．２７ ・・・セレクタ、 ５・・・比較器、 ９・・・ループスタートアドレスレジスタ、１３．２１
・・・ピッチデータレジスタ、１５．２２・・・全加算
器、 １６．２５・・・カレントアドレスレジスタ、１７．２
６・・・半加算器。 特許出願人　　　カシオ計算機株式会社力しントアドレ
ス 楽音波形の一列を示す図 第３図

Claims (1)

1. 【特許請求の範囲】 １）所定周期でサンプリングされた波形の振幅データの
   読出しアドレスの演算を行う演算手段と、該演算手段か
   ら出力される演算結果と所定の最終アドレスとを比較し
   、その比較結果に応じ所定の読出しアドレスを出力する
   アドレス制御手段とを有する電子楽器のアドレス制御装
   置。 ２）前記アドレス制御手段は前記演算結果が所定の最終
   アドレスに達していないときには、該演算結果を次の読
   出しアドレスとして出力し、所定の最終アドレスに達し
   たときには所定の開始アドレスを次の読出しアドレスと
   して出力することを特徴とする特許請求の範囲第１項記
   載の電子楽器のアドレス制御装置。 ３）前記アドレス制御手段は、前記演算結果が所定の最
   終アドレスに達していないときには、該演算結果を次の
   読出しアドレスとして出力し、所定の最終アドレスに達
   したときには前記演算手段における以後のアドレスの演
   算を禁止することを特徴とする特許請求の範囲第１項記
   載の電子楽器のアドレス制御装置。