JPS6259462B2 - - Google Patents
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- JPS6259462B2 JPS6259462B2 JP7238580A JP7238580A JPS6259462B2 JP S6259462 B2 JPS6259462 B2 JP S6259462B2 JP 7238580 A JP7238580 A JP 7238580A JP 7238580 A JP7238580 A JP 7238580A JP S6259462 B2 JPS6259462 B2 JP S6259462B2
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- terminal
- terminals
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000000694 effects Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路を内蔵したパツケ
ージをプリント基板に取り付けてなる半導体装置
に関するもので、たとえば、映像中間周波増巾器
集積回路（以下「VIF IC」と称す。）などにおい
て、発振、干渉の防止、雑音源との遮蔽等の効果
を提供するものである。
ージをプリント基板に取り付けてなる半導体装置
に関するもので、たとえば、映像中間周波増巾器
集積回路（以下「VIF IC」と称す。）などにおい
て、発振、干渉の防止、雑音源との遮蔽等の効果
を提供するものである。
一般に、半導体集積回路はセラミツクパツケー
ジまたはプラスチツクモールドパツケージ等にア
センブリされるが、パツケージの端子間容量は、
たとえば、プラスチツクモールドパツケージにお
いて隣接する端子間の場合、1pF程度となり、高
周波を用いるVIF ICなどでは無視できなくな
る。このパツケージの端子間容量は、端子が離れ
ていくにしたがつて小さくなるので、VIF ICな
どでは、出力信号が入力にもどつて発振するのを
防ぐため、入力端子と出力端子を離す方法がしば
しばとられる。また、入力端子と出力端子間の容
量をさらに下げるため、入力端子と出力端子の間
に、交流的に接地された端子を配置する工夫がな
される。しかしながら、実際のVIF ICでは、交
流電圧を出力するピンは複数個あり、端子間容量
はどのピン端子間においても有限であるので、従
来の方法を用いてもしばしば発振や干渉がおき
る。
ジまたはプラスチツクモールドパツケージ等にア
センブリされるが、パツケージの端子間容量は、
たとえば、プラスチツクモールドパツケージにお
いて隣接する端子間の場合、1pF程度となり、高
周波を用いるVIF ICなどでは無視できなくな
る。このパツケージの端子間容量は、端子が離れ
ていくにしたがつて小さくなるので、VIF ICな
どでは、出力信号が入力にもどつて発振するのを
防ぐため、入力端子と出力端子を離す方法がしば
しばとられる。また、入力端子と出力端子間の容
量をさらに下げるため、入力端子と出力端子の間
に、交流的に接地された端子を配置する工夫がな
される。しかしながら、実際のVIF ICでは、交
流電圧を出力するピンは複数個あり、端子間容量
はどのピン端子間においても有限であるので、従
来の方法を用いてもしばしば発振や干渉がおき
る。
これは、単にパツケージの端子間容量だけでは
なく、プリント基板の配線電極の容量、ICを差
し込むソケツトの容量、および、外付け部品での
容量などが関与しているためであることが多い。
なく、プリント基板の配線電極の容量、ICを差
し込むソケツトの容量、および、外付け部品での
容量などが関与しているためであることが多い。
この発明は、入力端子とこれに接続された入力
配線電極に対して、直流的に設置された接地端子
およびこれに接続された接地配線電極の位置関係
を適切に設定することにより、上記のような端子
間容量によつて生ずるさまざまな不具合を解消す
ることを目的とする。
配線電極に対して、直流的に設置された接地端子
およびこれに接続された接地配線電極の位置関係
を適切に設定することにより、上記のような端子
間容量によつて生ずるさまざまな不具合を解消す
ることを目的とする。
以下、この発明の実施例を図面にしたがつて説
明する。
明する。
第１図において、１は半導体集積回路を内蔵し
たパツケージ、２はプリント基板のような配線基
板である。また、３は入力端子、４，５は入力端
子３の両側に位置する接地端子、６は第１の交流
電圧の出力端子、７は第２の交流電圧の出力端
子、８はその他の出力端子で、入力端子３〜８を
１列に並べた端子列が２列配置され、これら端子
３〜８を配線基板２の端子孔９に嵌合して、両者
３〜８，９を電気的に接続している。
たパツケージ、２はプリント基板のような配線基
板である。また、３は入力端子、４，５は入力端
子３の両側に位置する接地端子、６は第１の交流
電圧の出力端子、７は第２の交流電圧の出力端
子、８はその他の出力端子で、入力端子３〜８を
１列に並べた端子列が２列配置され、これら端子
３〜８を配線基板２の端子孔９に嵌合して、両者
３〜８，９を電気的に接続している。
第２図に、第１図の配線基板２の配線電極の例
を示す。３ａ，４ａ，５ａ，６ａ，７ａ，８ａは
それぞれ、第１図の端子３，４，５，６，７，８
が接続される配線電極である。入力端子３が接続
される入力配線電極３ａは、接地配線電極４ａ，
５ａおよびこれを連結する１０ａで周囲を連続的
に囲まれている。交流電圧の出力端子６，７およ
び他の出力端子８が接続される出力配線電極６
ａ，７ａ，８ａは、入力端子３を囲む接地配線電
極４ａ，５ａ，１０ａの外側にある。
を示す。３ａ，４ａ，５ａ，６ａ，７ａ，８ａは
それぞれ、第１図の端子３，４，５，６，７，８
が接続される配線電極である。入力端子３が接続
される入力配線電極３ａは、接地配線電極４ａ，
５ａおよびこれを連結する１０ａで周囲を連続的
に囲まれている。交流電圧の出力端子６，７およ
び他の出力端子８が接続される出力配線電極６
ａ，７ａ，８ａは、入力端子３を囲む接地配線電
極４ａ，５ａ，１０ａの外側にある。
発明者の測定によれば、プラスチツクモールド
パツケージ１の端子間容量は、隣接する端子間で
1pF程度であり、その間に１つの端子を設けて、
この端子を交流的に浮かせておくと0.2pF、この
端子を直流的に接地すると、0.06pF程度に下が
る。また、配線基板２の配線電極間の容量も、配
線電極によつて異なるが、間に直流的に接地され
た配線電極をはさむことによつて1/4以下に下が
る。
パツケージ１の端子間容量は、隣接する端子間で
1pF程度であり、その間に１つの端子を設けて、
この端子を交流的に浮かせておくと0.2pF、この
端子を直流的に接地すると、0.06pF程度に下が
る。また、配線基板２の配線電極間の容量も、配
線電極によつて異なるが、間に直流的に接地され
た配線電極をはさむことによつて1/4以下に下が
る。
以上の事実から明らかなように、入力端子３の
両側に接地端子４，５を配置したことにより、ま
ず第１の交流電圧出力端子６と、入力端子３間の
パツケージの端子間容量は、接地端子４によつて
下げられ、配線基板２の入力配線電極３ａと出力
配線電極６ａの間の容量は、接地配線電極４ａに
よつて下げられる。同様に、第２の交流電圧出力
端子７と入力端子３間の容量も、接地端子５およ
び、配線基板２の接地配線電極５ａによつて下げ
られる。また、入力端子３に接続される入力配線
電極３ａを接地配線電極４ａ，５ａ，１０ａで囲
むことによつて、入力端子３の入力配線電極３ａ
と、上記出力配線電極６ａ，７ａを含む他のすべ
ての配線電極６ａ，７ａ，８ａとの間の容量を減
らすことができる。これにより、あらゆる方向か
らの高調波信号等に対して、入力端子３を有効に
シールドできる。
両側に接地端子４，５を配置したことにより、ま
ず第１の交流電圧出力端子６と、入力端子３間の
パツケージの端子間容量は、接地端子４によつて
下げられ、配線基板２の入力配線電極３ａと出力
配線電極６ａの間の容量は、接地配線電極４ａに
よつて下げられる。同様に、第２の交流電圧出力
端子７と入力端子３間の容量も、接地端子５およ
び、配線基板２の接地配線電極５ａによつて下げ
られる。また、入力端子３に接続される入力配線
電極３ａを接地配線電極４ａ，５ａ，１０ａで囲
むことによつて、入力端子３の入力配線電極３ａ
と、上記出力配線電極６ａ，７ａを含む他のすべ
ての配線電極６ａ，７ａ，８ａとの間の容量を減
らすことができる。これにより、あらゆる方向か
らの高調波信号等に対して、入力端子３を有効に
シールドできる。
このようにこの発明によれば、入力端子３と他
のすべての端子６，７，８との間の容量を減らし
て、あらゆる方向からの高調波信号等に対して、
入力端子３を有効にシールドすることができるの
で、発振や干渉防止に多大な効果が得られる。
のすべての端子６，７，８との間の容量を減らし
て、あらゆる方向からの高調波信号等に対して、
入力端子３を有効にシールドすることができるの
で、発振や干渉防止に多大な効果が得られる。
上記第１の実施例では、入力端子３の両側に隣
接して接地端子４，５を配置したが、第２の実施
例として、入力端子３と接地端子４，５との間に
交流的に接地された、つまり、コンデンサを介し
て接地された交流接地端子を配置してもよい。配
線基板の配線電極は、入力配線電極とそれに隣接
する交流的に接地された配線電極を接地配線電極
で囲んでしまう。交流的に接地された端子は、端
子間容量で入力端子と結合することがないため、
発振干渉の防止の効果が一層高められる。
接して接地端子４，５を配置したが、第２の実施
例として、入力端子３と接地端子４，５との間に
交流的に接地された、つまり、コンデンサを介し
て接地された交流接地端子を配置してもよい。配
線基板の配線電極は、入力配線電極とそれに隣接
する交流的に接地された配線電極を接地配線電極
で囲んでしまう。交流的に接地された端子は、端
子間容量で入力端子と結合することがないため、
発振干渉の防止の効果が一層高められる。
第１図はこの発明の一実施例を示す斜視図、第
２図は同実施例の配線電極を示す底面図である。 １……パツケージ、２……基板、３……入力端
子、３ａ……入力配線電極、４，５……接地端
子、４ａ，５ａ……接地配線電極、６，７，８…
…出力端子、６ａ，７ａ，８ａ……出力配線電
極。なお、図中同一符号は同一または相当部分を
示す。
２図は同実施例の配線電極を示す底面図である。 １……パツケージ、２……基板、３……入力端
子、３ａ……入力配線電極、４，５……接地端
子、４ａ，５ａ……接地配線電極、６，７，８…
…出力端子、６ａ，７ａ，８ａ……出力配線電
極。なお、図中同一符号は同一または相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 配線基板の端子孔に嵌合されて上記配線基板
に電気的に接続される端子を、半導体集積回路素
子が封止されたパツケージに複数備え、これら複
数の端子を１列に配設してなる半導体装置におい
て、上記１列に配設された複数の端子のうち入力
端子の両側に位置する端子を接地端子としたこと
を特徴とする半導体装置。 ２ 接地端子は直流的に接続されたものであるこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置。 ３ 入力端子と、直流的に接地された接地端子と
の間に、交流的に接地された交流接地端子を介在
させた特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238580A JPS56169355A (en) | 1980-05-29 | 1980-05-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238580A JPS56169355A (en) | 1980-05-29 | 1980-05-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169355A JPS56169355A (en) | 1981-12-26 |
| JPS6259462B2 true JPS6259462B2 (ja) | 1987-12-11 |
Family
ID=13487758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238580A Granted JPS56169355A (en) | 1980-05-29 | 1980-05-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169355A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2153150B (en) * | 1984-01-19 | 1987-05-13 | Rank Organisation Plc | Interference suppression for semi-conducting switching devices |
| JPS62208714A (ja) * | 1986-03-10 | 1987-09-14 | Toshiba Corp | 半導体装置 |
-
1980
- 1980-05-29 JP JP7238580A patent/JPS56169355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169355A (en) | 1981-12-26 |
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