JPS6248886A - 振幅検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、基準電位に対して高電位と低電位を示す入力
電圧の振幅を簡単な構成で検出するようにした振幅検出
回路に関するものである。

［発明の技術的背景］ 例えば、磁気記録再生装置（ＶＴＲ）なとにおいてビデ
オテープに記録したビデオ信号を再生する場合に、ビデ
オ信号の再生系の回転ヘッドやプリアンプ等でノイズが
発生し、再生されたビデオ信号にこれらのノイズが重畳
し、再生画質のＳ／Ｎが低下するため、通常はノイズリ
ダクション回路等を用いてＳ／Ｎの低下を防ぐようにし
ている。

従来、このようなノイズリダクション回路の１つとして
、輝度信号のライン相関関係を利用した櫛型フィルタ回
路がある。

第２図はこの櫛型フィルタ回路の一般的な構成を示す図
であり、入力端子１から入力された輝度信号は第１の加
算器２および第２の加算器３のそれぞれ一方の入力端に
入力される。第１の加算器２の他方の入力端には、輝度
信号を遅延回路４において１水平走査期間に相当する時
間だけ遅延させた信号が負の符号を付して入力されてい
る。

従って、輝度信号のようにライン相関のある入力信号の
場合、第１の加算器２の２つの加算入力に入力される信
号が互いに相殺し合うものとなり、この加算器２の出力
信号は零となる。このため、第２の加算器３の負の加算
入力信号も零となり、第２の加算器３からは入力信号が
そのまま出力端子９から出力される。

しかし、ライン相関が無いノイズの重畳された信号が入
力された場合、第１の加算器２の２つの加算入力の信号
はそれぞれ異なり、この第１の加算器２の出力からはノ
イズ成分のみの信号が出力されるようになる。このノイ
ズ成分の信号はリミッタ５および利得１／２の増幅器６
ならびにスイッチ７を介して第２の加算器３の負の加算
入力端に入力される。従って、第２の加算器３において
は、ノイズ成分が重畳した入力信号からノイズ成分を減
算する動作が行なわれ、最終的にはノイズ成分を含まな
い信号が出力される。

ところで、この場合に、第３図（ａ）に示すようなライ
ン相関が無い垂直同期信号Ｖ　５ＹＮＣが入力された場
合、この信号ＶＳＹＮＣを１水平走査期間だけ遅延した
信号Ｖ　５ＹＮＣ’は第３図（ｂ）に示すようなものと
なり、第１の加算器２の出力からは第３図（Ｃ）に示す
ように両者の差の信号が出力される。この信号はリミッ
タ５において基準電位Ｖ　Ｒｅｆを基準とするリミッタ
レベルＶＬｉｍの範囲内の振幅に制御され、さらに利得
１／２の増幅器６で減衰されて第２の加算器３に入力さ
れ、入力信号Ｖ　５ＹＮＣから減算される。しかし、第
１の加算器２の出力信号の振幅が非常に大きいため、こ
の場合の第２の加算器３の出力信号は第３図（ｄ）に示
すように、第１の加算器２の出力振幅が負および正の電
圧を示している期間尤において中間レベルのある歪んだ
ものとなる。

そこで、第１の加算器２の出力信号振幅が一定レベル以
上になったならば、このことを振幅検出回路８において
検出し、その検出出力に基づいてスイッチ７を開成し、
櫛型フィルタ回路としての動作を停止させ、入力信号を
そのまま出力するようにしている。

［背景技術の問題点］ ところが、上記のようなＷｊ型フィルタ回路に用いる振
幅検出回路８においては、基準電位ｖＲｅｆに対する入
力信号の振幅を正および負の極性の両方について検出す
る必要がおる。しかし、従来においては、正および負の
振幅をそれぞれ検出する２つの回路を組合せて振幅検出
回路８を構成していたため、回路構成が複雑になり、コ
スト高になってしまうという問題点があった。

［発明の目的］ 本発明は上記のような問題点を除去し、簡単な構成で基
準電位に対して高電位と低電位を示す入力電圧の振幅を
検出することができる振幅検出回路を提供することを目
的とするものである。

［発明の概要］ 本発明は、エミッタに対して第１の抵抗を介して入力電
圧が印加され、ベースに対して基準電位が印加され、入
力電圧が基準電位に対して高電位のときのみ導通する第
１のトランジスタと、エミッタに対して第２の抵抗を介
して基準電位が印加され、ベースに対して入力電圧が印
加され、入力電圧がＭ準電位に対して低電位のときのみ
導通する第２のトランジスタとを備え、上記第１および
第２のトランジスタのコレクタを共通接続し、両トラン
ジスタのコレクタから上記基Ｑ−電位に対する高電位と
低電位の入力電圧の振幅検出出力信号を取出すように構
成したことにより、上記目的を達成している。

［発明の実施例］ 以下、実施例に基づいて本発明を説明する。

第１図は本発明の一実施例を示す回路図である６同図に
おいて、１１はエミッタに対して第１の抵抗Ｒ１を介し
て入力電圧■ｉｎが印加され、ベースに対して基準電位
ＶＲｅｆが印加され、入力電圧■１０が基準電位■Ｒｅ
ｆに対して高電位のときのみ導通する第１のトランジス
タである。また１２は、エミッタに対して第２の抵抗Ｒ
２を介して基準電位Ｖ　Ｒｅｆが印加され、ベースに対
して入力電圧Ｖｉｎが印加され、入力電圧Ｖｉｎが基準
電位Ｖ　Ｒｅｆに対して低電位のときのみ導通する第２
のトランジスタであり、第１および第２のトランジスタ
１１．１２のコレクタは共通接続され、両トラ〉ジスタ
のコレクタから基準電位ＶＲｅｆに対する泊電位と低電
位の入力電圧Ｖｉｎの振幅検出出力倍量を電流信号の形
で取出すように構成されている。

次に動作について説明する。

まず、基準電位Ｖ　Ｒｅｆより高電位の入力電位Ｖｉｎ
が入力された場合、第２のトランジスタ１２はそのベー
ス・エミッタ間が逆バイアス状態とへり、非導通となる
。しかし、第１のトランジスタ１１はそのベース・エミ
ッタ間が順方向にバイアスされるために、入力電圧ｖｉ
ｒｉが一定電圧以上に達した時点で導通し、そのコレク
タ電流１１がＷ力端子１４から出力される。

このとき、入力端子１３の電位Ｖ　ｉｎＨは、トランジ
スタ１１のベース・エミッタ間電圧をＶＢＥＩとすると
、 ＶｉｎＨ＝ＶＲｅｆ　＋　（ＶＢＥｌ　＋　ＩＩ　Ｒ１
）・・・（１） となる。

一方、基準電位ＶＲｅｆより低電位の入力電圧Ｖｉｎが
入力された場合、今度は第１のトランジス１　　夕１１
が逆バイアス状態となり、第２のトランジスタ１２は順
バイアス状態となる。このため、入力電圧Ｖｉｎが一定
電圧以下に達した時点で第２のトランジスタ１２が導通
し、そのコレクタ電流Ｉ２が出力端子１４から出力され
るようになる。

このとき、入力端子１３の電位Ｖｉｎｌ−はトランジス
タ１２のベース・エミッタ間電圧をＶ　ＢＦ２とすると
、 ＶｉｎＬ＝ＶＲｅｆ　−（ＶＢＥ２　＋　１２　Ｒ２）
・・・（２） となる。

このように、ｖｉｎ＞ＶＲｅｒの場合にはトランジスタ
１１のコレクタ電流■１が、またＶｉｎ＜ＶＲｅｆの場
合にはトランジスタ１２のコレクタ電流Ｉ２が入力電圧
Ｖｉｎの振幅検出信号として出力端子１４から送出され
る。

この場合、電流１１と１２は同一方向の電流であるため
、出力端子１４に抵抗を接続しておけば、この抵抗の両
端から入力電圧Ｖｉｎが基準電位ＶＲｅｆより高電位に
なった時と低電位になった時の面状態で振幅検出信号を
電圧信号として取出すことができる。

「発明の効果］ 以上説明したように本発明によれば、２個の抵抗および
トランジスタの組合せという極めて簡単な構成で、基準
電位に対して高電位と低電位を示す入力電圧の振幅を検
出することができる。従って、柵型フィルタ回路等に適
用することにより、その回路構成の簡素化を促進でき、
コストの低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は櫛型
フィルタ回路の一般的構成を示す回路図、第３図は第２
図の櫛型フィルタ回路の動作を説明するための波形図で
ある。 ８・・・振幅検出回路、　］１・・・第１のトランジス
タ１２・・・第２のトランジスタ　　Ｒ１・・・第１の
抵抗Ｒ２・・・第２の抵抗、　　１３・・・入力端子、
１４・・・出力端子、　　　ＶＲｅｆ・・・基準電位。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. エミッタに対して第１の抵抗を介して入力電圧が印加さ
   れ、ベースに対して基準電位が印加され、入力電圧が基
   準電位に対して高電位のときのみ導通する第１のトラン
   ジスタと、エミッタに対して第２の抵抗を介して基準電
   位が印加され、ベースに対して入力電圧が印加され、入
   力電圧が基準電位に対して低電位のときのみ導通する第
   ２のトランジスタとを備え、上記第１および第２のトラ
   ンジスタのコレクタを共通接続し、両トランジスタのコ
   レクタから上記基準電位に対する高電位と低電位の入力
   電圧の振幅検出出力信号を取出すように構成した振幅検
   出回路。