JPH024069B2 - - Google Patents
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- JPH024069B2 JPH024069B2 JP56173730A JP17373081A JPH024069B2 JP H024069 B2 JPH024069 B2 JP H024069B2 JP 56173730 A JP56173730 A JP 56173730A JP 17373081 A JP17373081 A JP 17373081A JP H024069 B2 JPH024069 B2 JP H024069B2
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- circuit
- power supply
- level detector
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- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、磁気デイスク装置や磁気テープ装置
などの磁気記録装置の磁気記録再生回路に関する
ものである。
などの磁気記録装置の磁気記録再生回路に関する
ものである。
(2) 従来技術と問題点
磁気記録再生装置は、ブリアンプ、自動利得制
御回路（以下、AGCという）、フイルタおよびＡ
―Ｄ変換器などを有しており、Ａ―Ｄ変換器はレ
ベル検出器、微分零交差検出器およびレベル検出
器の出力と微分零交差検出器の出力とを合成する
合成回路から構成されている。AGCは、その出
力を基準電圧と比較し、両者の差に基づいて利得
を調整するものであり、レベル検出器はヘツド再
生波形を基準電圧に応じてスライスするものであ
る。従来技術においては、AGCの基準電圧は或
る電源電圧を分圧して作成されており、レベル検
出器の基準電圧は他の電源電圧を分圧して作成す
るか若しくはダイオードの端子電圧などで作成し
ているため、AGCの基準電圧を作成するための
電源電圧が変動した場合やレベル検出器の基準電
圧を作成するための電源電圧が変動した場合に
は、レベル検出器でスライスするヘツド再生波形
の比率が変化してしまうという欠点があつた。
御回路（以下、AGCという）、フイルタおよびＡ
―Ｄ変換器などを有しており、Ａ―Ｄ変換器はレ
ベル検出器、微分零交差検出器およびレベル検出
器の出力と微分零交差検出器の出力とを合成する
合成回路から構成されている。AGCは、その出
力を基準電圧と比較し、両者の差に基づいて利得
を調整するものであり、レベル検出器はヘツド再
生波形を基準電圧に応じてスライスするものであ
る。従来技術においては、AGCの基準電圧は或
る電源電圧を分圧して作成されており、レベル検
出器の基準電圧は他の電源電圧を分圧して作成す
るか若しくはダイオードの端子電圧などで作成し
ているため、AGCの基準電圧を作成するための
電源電圧が変動した場合やレベル検出器の基準電
圧を作成するための電源電圧が変動した場合に
は、レベル検出器でスライスするヘツド再生波形
の比率が変化してしまうという欠点があつた。
(3) 発明の目的
本発明は、上記の欠点を除去するものであつ
て、電源電圧が変動しても、レベル検出器でスラ
イスされるヘツド再生波形の比率を常に一定に出
来るようにした磁気記録再生回路を提供すること
を目的としている。
て、電源電圧が変動しても、レベル検出器でスラ
イスされるヘツド再生波形の比率を常に一定に出
来るようにした磁気記録再生回路を提供すること
を目的としている。
(4) 発明の構成
そしてそのため、本発明の磁気記録再生回路
は、読出しヘツドと、 該読出しヘツドから得られるヘツド再生信号が
入力されるとともに、電源電圧の変動に追従して
変化するように、電源電圧を分圧して作成された
基準電圧で定められた出力レベルとなるように利
得が制御される自動利得制御回路と、 該自動利得制御回路の出力から得られるアナロ
グ信号波形のピーク点を基準としてそれより設定
スライス・レベル値だけ前記アナログ信号波形が
変化した時点を有意点とする矩形波信号を出力す
るレベル検出器と、 前記基準電圧と同様に前記電源電圧の変動に追
従して変化するように、前記電源電圧に比例した
電圧を前記設定スライス・レベル値として前記レ
ベル検出器に供給するスライス・レベル作成回路
と、 前記自動利得制御回路の出力から得られるアナ
ログ信号波形を微分してピーク点を検出する微分
零交差検出回路とを備え、 前記レベル検出器と、前記微分零交差検出回路
により、前記ヘツド再生信号をデイジタル信号に
変換するように構成されたことを特徴とするもの
である。
は、読出しヘツドと、 該読出しヘツドから得られるヘツド再生信号が
入力されるとともに、電源電圧の変動に追従して
変化するように、電源電圧を分圧して作成された
基準電圧で定められた出力レベルとなるように利
得が制御される自動利得制御回路と、 該自動利得制御回路の出力から得られるアナロ
グ信号波形のピーク点を基準としてそれより設定
スライス・レベル値だけ前記アナログ信号波形が
変化した時点を有意点とする矩形波信号を出力す
るレベル検出器と、 前記基準電圧と同様に前記電源電圧の変動に追
従して変化するように、前記電源電圧に比例した
電圧を前記設定スライス・レベル値として前記レ
ベル検出器に供給するスライス・レベル作成回路
と、 前記自動利得制御回路の出力から得られるアナ
ログ信号波形を微分してピーク点を検出する微分
零交差検出回路とを備え、 前記レベル検出器と、前記微分零交差検出回路
により、前記ヘツド再生信号をデイジタル信号に
変換するように構成されたことを特徴とするもの
である。
(5) 発明の実施例
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第１図は本発明が適用される磁気記録再生回路
の概要を示す図、第２図は本発明の実施例におけ
るAGCとＡ―Ｄ変換器とを含む部分の概要を示
す図、第３図は本発明で用いられるAGCの１例
を示す図、第４図は本発明の実施例におけるレベ
ル検出器と、スライス・レベル作成回路とを含む
部分を示す図、第５図はその動作を示すタイムチ
ヤート、第６図は本発明で用いられるレベル検出
器の１例を示す図、第７図はその動作を説明する
ための波形図である。
の概要を示す図、第２図は本発明の実施例におけ
るAGCとＡ―Ｄ変換器とを含む部分の概要を示
す図、第３図は本発明で用いられるAGCの１例
を示す図、第４図は本発明の実施例におけるレベ
ル検出器と、スライス・レベル作成回路とを含む
部分を示す図、第５図はその動作を示すタイムチ
ヤート、第６図は本発明で用いられるレベル検出
器の１例を示す図、第７図はその動作を説明する
ための波形図である。
図において、１はプリアンプ、２はAGC、３
はフイルタ、４はＡ―Ｄ変換器、５はレベル検出
器、６はスライス・レベル作成回路、７は微分零
交差検出器、８は信号合成器、９は利得制御増幅
器（以下、GCAという）、１０ないし１３は比較
器、１４はバツフア増幅器、１５はRSフリツプ
フロツプ、１６は演算増幅器、１７と１８はピー
ク・ホールド回路、１９と２０はレベル・シフト
回路、２１と２２は比較器、RHは読出しヘツ
ド、I1とI2はチヤージ・ポンプ、C1ないしC5はコ
ンデンサ、S1ないしS7はスイツチ、R1ないしR14
は抵抗をそれぞれ示している。
はフイルタ、４はＡ―Ｄ変換器、５はレベル検出
器、６はスライス・レベル作成回路、７は微分零
交差検出器、８は信号合成器、９は利得制御増幅
器（以下、GCAという）、１０ないし１３は比較
器、１４はバツフア増幅器、１５はRSフリツプ
フロツプ、１６は演算増幅器、１７と１８はピー
ク・ホールド回路、１９と２０はレベル・シフト
回路、２１と２２は比較器、RHは読出しヘツ
ド、I1とI2はチヤージ・ポンプ、C1ないしC5はコ
ンデンサ、S1ないしS7はスイツチ、R1ないしR14
は抵抗をそれぞれ示している。
第１図に示すように、読出しヘツドRHからの
アナログ信号はプリアンプ１ AGC２およびフ
イルタ３を経由してＡ―Ｄ変換器４に入力され、
このＡ―Ｄ変換器４によつて、ヘツド再生波形は
デイジタル信号に変換される。Ａ―Ｄ変換器４
は、第２図に示すように、レベル検出器５、スラ
イス・レベル作成回路６、微分零交差検出器７お
よび信号合成器８から構成されている。なお、第
２図においてフイルタ３は省略されている。
AGC２およびスライス・レベル作成回路６に対
して共通の電源電圧V1が供給されている。AGC
２は、この電源電圧V1に基づいて基準電圧を作
成し、この基準電圧にしたがつて利得を調整す
る。スライス・レベル作成回路６は、電源電圧
V1にしたがつてレベル検出器５に対するスライ
ス・レベル設定電圧を作成し、作成したスライ
ス・レベル設定値をレベル検出器５に供給する。
レベル検出器５は、スライス・レベル設定値に従
つてAGC２の出力をスライスし、データ窓信号
を出力する。微分零交差検出器７は、AGC２の
出力の零交差点を検出し、微分零交差点を示すパ
ルス信号を作成し、このパルス信号を所定時間だ
け遅延させて出力する。信号合成器８は、レベル
検出器５の出力するデータ窓信号と微分零交差検
出器７の出力する信号との論理積をとり、この結
果を出力するものである。
アナログ信号はプリアンプ１ AGC２およびフ
イルタ３を経由してＡ―Ｄ変換器４に入力され、
このＡ―Ｄ変換器４によつて、ヘツド再生波形は
デイジタル信号に変換される。Ａ―Ｄ変換器４
は、第２図に示すように、レベル検出器５、スラ
イス・レベル作成回路６、微分零交差検出器７お
よび信号合成器８から構成されている。なお、第
２図においてフイルタ３は省略されている。
AGC２およびスライス・レベル作成回路６に対
して共通の電源電圧V1が供給されている。AGC
２は、この電源電圧V1に基づいて基準電圧を作
成し、この基準電圧にしたがつて利得を調整す
る。スライス・レベル作成回路６は、電源電圧
V1にしたがつてレベル検出器５に対するスライ
ス・レベル設定電圧を作成し、作成したスライ
ス・レベル設定値をレベル検出器５に供給する。
レベル検出器５は、スライス・レベル設定値に従
つてAGC２の出力をスライスし、データ窓信号
を出力する。微分零交差検出器７は、AGC２の
出力の零交差点を検出し、微分零交差点を示すパ
ルス信号を作成し、このパルス信号を所定時間だ
け遅延させて出力する。信号合成器８は、レベル
検出器５の出力するデータ窓信号と微分零交差検
出器７の出力する信号との論理積をとり、この結
果を出力するものである。
第３図は自動利得制御回路２の１例を示すもの
である。自動利得制御回路２は、GCA９、比較
器１０ないし１３、バツフア増幅器１４、切替ス
イツチS1とS2、チヤージ・ポンプI1とI2、コンデ
ンサC1および抵抗R1ないしR3をもつ分圧器など
から構成されている。利得制御増幅器９は制御信
号の大きさに応じてその利得が変化するものであ
る。バツフア増幅器１４は、コンデンサC1の電
圧を増幅するものであり、この増幅出力は制御信
号としてGCA９に供給される。切替スイツチS1
は比較器１０又は１１が論理「１」信号を出力し
た時に閉じる。切替スイツチS2は、比較器１２又
は１３が論理「１」信号を出力した時に閉じる。
切替スイツチS1が閉じると、チヤージ・ポンプI1
の出力する電流でコンデンサC1がチヤージされ、
切替スイツチS2が閉じると、チヤージ・ポンプI2
の出力する電流でコンデンサC1がデイスチヤー
ジされる。チヤージ・ポンプI1の流す電流は、チ
ヤージ・ポンプI2の流す電流に比べて著しく大き
い。比較器１０と１２の正側入力端子はGCA９
の下側出力に接続され、比較器１１と１３の正側
入力端子はGCA９の上側出力に接続されている。
また、比較器１０と１１の負側力端子は抵抗R1
とR2接合点に接続され、比較器１２と１３の負
側入力端子は抵抗R2とR3の接合点に接続されて
いる。各比較器１０，１１，１２，１３は、正側
入力端子の電圧が負側入力端子の電圧より大きい
時に論理「１」信号を出力する。抵抗R1とR2の
接合点の電圧をV2とし、抵抗R2とR3の接合点電
圧をV3とするとき、 V2≫V3 とされる。抵抗R1，R2およびR3をもつ分圧器に
は電源電圧V1が印加されている。第３図のAGC
を用いることにより、V2の２倍のPeak、to
Peakレベルをもつアナログ波形が出力端子のそ
れぞれに逆位相（差動）で得られる。
である。自動利得制御回路２は、GCA９、比較
器１０ないし１３、バツフア増幅器１４、切替ス
イツチS1とS2、チヤージ・ポンプI1とI2、コンデ
ンサC1および抵抗R1ないしR3をもつ分圧器など
から構成されている。利得制御増幅器９は制御信
号の大きさに応じてその利得が変化するものであ
る。バツフア増幅器１４は、コンデンサC1の電
圧を増幅するものであり、この増幅出力は制御信
号としてGCA９に供給される。切替スイツチS1
は比較器１０又は１１が論理「１」信号を出力し
た時に閉じる。切替スイツチS2は、比較器１２又
は１３が論理「１」信号を出力した時に閉じる。
切替スイツチS1が閉じると、チヤージ・ポンプI1
の出力する電流でコンデンサC1がチヤージされ、
切替スイツチS2が閉じると、チヤージ・ポンプI2
の出力する電流でコンデンサC1がデイスチヤー
ジされる。チヤージ・ポンプI1の流す電流は、チ
ヤージ・ポンプI2の流す電流に比べて著しく大き
い。比較器１０と１２の正側入力端子はGCA９
の下側出力に接続され、比較器１１と１３の正側
入力端子はGCA９の上側出力に接続されている。
また、比較器１０と１１の負側力端子は抵抗R1
とR2接合点に接続され、比較器１２と１３の負
側入力端子は抵抗R2とR3の接合点に接続されて
いる。各比較器１０，１１，１２，１３は、正側
入力端子の電圧が負側入力端子の電圧より大きい
時に論理「１」信号を出力する。抵抗R1とR2の
接合点の電圧をV2とし、抵抗R2とR3の接合点電
圧をV3とするとき、 V2≫V3 とされる。抵抗R1，R2およびR3をもつ分圧器に
は電源電圧V1が印加されている。第３図のAGC
を用いることにより、V2の２倍のPeak、to
Peakレベルをもつアナログ波形が出力端子のそ
れぞれに逆位相（差動）で得られる。
第４図は、レベル検出器とスライス・レベル作
成回路とを含む部分を示す図である。スライス・
レベル作成回路６は、抵抗R4ないしR10、演算増
幅器１６およびスイツチS3ないしS5で構成されて
いる。演算増幅器１６の出力V4は、 V4＝−KV1 となる。たゞし、Ｋは正数であり、この大きさ
は、スイツチS3ないしS5を選択的に閉じることに
よつて変化させることが出来る。レベル検出器５
は、レベル検出回路５′とRSフリツプフロツプ１
５から構成されている。レベル検出回路５′は、
第６図に示すようにピーク・ホールド回路１７と
１８、レベル・シフト回路１９と２０、比較器２
１と２２、コンデンサC2ないしC5、切替スイツ
チS6とS7および抵抗R11とR12などから構成され
ている。ピーク・ホールド回路１７は内部にピー
ク値を保持する保持コンデンサを有しており、切
替スイツチS6が閉じると、保持コンデンサの電荷
は放電される。ピーク・ホールド回路１８も同様
な構成を有しており、切替スイツチS7が閉じる
と、その内部の保持コンデンサの電荷が放電され
る。切替スイツチS6はRSフリツプ・フロツプ１
５のＱ出力が論理「１」となる時に、閉となり、
切替スイツチS7が閉じる時に開く。切替スイツチ
S7は、RSフリツプ・フロツプ１５の出力が論
理「１」になつた時に閉となり、切替スイツチS6
が閉じる時に開となる。各レベル・シフト回路１
９，２０は、−Vsだけ電圧レベルをシフトするも
のである。各比較器２１，２２は、正側入力端子
の電圧が負側入力端子の電圧より大きいときに、
論理「１」信号を出力する。比較器１７，１８や
RSフリツプ・フロツプ１５は、高速応答性の優
れたCML（Current Mode Logic）回路で作成さ
れており、このためダイナミツク・レンジは負で
あるので、ベル・シフト回路１９，２０のシフト
量は負となつており、基準電圧V4も負となつて
いる。端子T1に印加された信号電圧はレベル・
シフト回路１９および基準電圧V4によつてV4−
Vsだけレベル・シフトされてピーク・ホールド
回路１７に入力され、ピーク・ホールド回路１７
の出力は比較器２１の負側入力端子に供給され、
比較器２１の正側入力端子には端子T1の信号電
圧を―Vsだけシフトされるものが供給される。
端子T2の側も端子T1の側と同様な構成を有して
いる。第７図は第６図の装置の動作を説明するた
めの波形図であり、同図において、は比較器２
１の負側入力端子の電圧波形、は比較器２１の
正側入力端子の電圧波形V4′は基準電圧V4の絶対
値を示している。電圧波形が電圧波形以下と
なつた時に比較器２１が論理「１」信号を出力
し、これによりRSフリツプ・フロツプ１５がセ
ツトされる。
成回路とを含む部分を示す図である。スライス・
レベル作成回路６は、抵抗R4ないしR10、演算増
幅器１６およびスイツチS3ないしS5で構成されて
いる。演算増幅器１６の出力V4は、 V4＝−KV1 となる。たゞし、Ｋは正数であり、この大きさ
は、スイツチS3ないしS5を選択的に閉じることに
よつて変化させることが出来る。レベル検出器５
は、レベル検出回路５′とRSフリツプフロツプ１
５から構成されている。レベル検出回路５′は、
第６図に示すようにピーク・ホールド回路１７と
１８、レベル・シフト回路１９と２０、比較器２
１と２２、コンデンサC2ないしC5、切替スイツ
チS6とS7および抵抗R11とR12などから構成され
ている。ピーク・ホールド回路１７は内部にピー
ク値を保持する保持コンデンサを有しており、切
替スイツチS6が閉じると、保持コンデンサの電荷
は放電される。ピーク・ホールド回路１８も同様
な構成を有しており、切替スイツチS7が閉じる
と、その内部の保持コンデンサの電荷が放電され
る。切替スイツチS6はRSフリツプ・フロツプ１
５のＱ出力が論理「１」となる時に、閉となり、
切替スイツチS7が閉じる時に開く。切替スイツチ
S7は、RSフリツプ・フロツプ１５の出力が論
理「１」になつた時に閉となり、切替スイツチS6
が閉じる時に開となる。各レベル・シフト回路１
９，２０は、−Vsだけ電圧レベルをシフトするも
のである。各比較器２１，２２は、正側入力端子
の電圧が負側入力端子の電圧より大きいときに、
論理「１」信号を出力する。比較器１７，１８や
RSフリツプ・フロツプ１５は、高速応答性の優
れたCML（Current Mode Logic）回路で作成さ
れており、このためダイナミツク・レンジは負で
あるので、ベル・シフト回路１９，２０のシフト
量は負となつており、基準電圧V4も負となつて
いる。端子T1に印加された信号電圧はレベル・
シフト回路１９および基準電圧V4によつてV4−
Vsだけレベル・シフトされてピーク・ホールド
回路１７に入力され、ピーク・ホールド回路１７
の出力は比較器２１の負側入力端子に供給され、
比較器２１の正側入力端子には端子T1の信号電
圧を―Vsだけシフトされるものが供給される。
端子T2の側も端子T1の側と同様な構成を有して
いる。第７図は第６図の装置の動作を説明するた
めの波形図であり、同図において、は比較器２
１の負側入力端子の電圧波形、は比較器２１の
正側入力端子の電圧波形V4′は基準電圧V4の絶対
値を示している。電圧波形が電圧波形以下と
なつた時に比較器２１が論理「１」信号を出力
し、これによりRSフリツプ・フロツプ１５がセ
ツトされる。
第５図は第４図の装置の動作を説明するタイム
チヤートである。第５図イは端子T1の信号電圧
波形を示しており、点線は電源電圧V1が高くな
つたときの波形である。第５図ロは端子T3の信
号波形を示している。なお、V5は端子T1の信号
波形のピーク値を示している。第５図から判るよ
うに、電源電圧V1が高くなると、端子T1の信号
電圧も大きくなるが、基準電圧V4も大きくなる
ので、電源電圧が変動してもV4′／V5は常に一定
となり、この結果、端子T3から出力されるデー
タ窓信号の波形は電源電圧の変動に影響されな
い。
チヤートである。第５図イは端子T1の信号電圧
波形を示しており、点線は電源電圧V1が高くな
つたときの波形である。第５図ロは端子T3の信
号波形を示している。なお、V5は端子T1の信号
波形のピーク値を示している。第５図から判るよ
うに、電源電圧V1が高くなると、端子T1の信号
電圧も大きくなるが、基準電圧V4も大きくなる
ので、電源電圧が変動してもV4′／V5は常に一定
となり、この結果、端子T3から出力されるデー
タ窓信号の波形は電源電圧の変動に影響されな
い。
(6) 発明の効果
以上の説明から明らかなように、本発明によれ
ば、電源電圧の変動に影響されない安価な磁気記
録再生装置を提供することが出来る。
ば、電源電圧の変動に影響されない安価な磁気記
録再生装置を提供することが出来る。
第１図は本発明が適用される磁気記録再装置の
概要を示す図、第２図は本発明の実施例における
AGCとＡ―Ｄ変換器とを含む部分の概要を示す
図、第３図は本発明で用いられるAGCの１例を
示す図、第４図は本発明の実施例におけるレベル
検出器とスライス・レベル作成回路とを含む部分
を示す図、第５図はその動作を示すタイムチヤー
ト、第６図は本発明で用いられるレベル検出器の
１例を示す図、第７図はその動作を説明するため
の波形図である。 １…プリアンプ、２…AGC、３…フイルタ、
４…Ａ―Ｄ変換器、５…レベル検出器、６…スラ
イス・レベル作成回路、７…微分零交差検出器、
８…信号合成器、９…利得制御増幅器、１０ない
し１３…比較器、１４…バツフア増幅器、１５…
RSフリツプ・フロツプ、１６…演算増幅器、１
７と１８…ピーク・ホールド回路、１９と２０…
レベル・シフト回路、２１と２２…比較器、RH
…読出しヘツド、I1とI2…チヤージ・ポンプ、C1
ないしC5…コンデンサ、S1ないしS7…スイツチ、
R1ないしR14…抵抗。
概要を示す図、第２図は本発明の実施例における
AGCとＡ―Ｄ変換器とを含む部分の概要を示す
図、第３図は本発明で用いられるAGCの１例を
示す図、第４図は本発明の実施例におけるレベル
検出器とスライス・レベル作成回路とを含む部分
を示す図、第５図はその動作を示すタイムチヤー
ト、第６図は本発明で用いられるレベル検出器の
１例を示す図、第７図はその動作を説明するため
の波形図である。 １…プリアンプ、２…AGC、３…フイルタ、
４…Ａ―Ｄ変換器、５…レベル検出器、６…スラ
イス・レベル作成回路、７…微分零交差検出器、
８…信号合成器、９…利得制御増幅器、１０ない
し１３…比較器、１４…バツフア増幅器、１５…
RSフリツプ・フロツプ、１６…演算増幅器、１
７と１８…ピーク・ホールド回路、１９と２０…
レベル・シフト回路、２１と２２…比較器、RH
…読出しヘツド、I1とI2…チヤージ・ポンプ、C1
ないしC5…コンデンサ、S1ないしS7…スイツチ、
R1ないしR14…抵抗。
Claims (1)
- 【特許請求の範囲】 １ 読出しヘツドと、 該読出しベツトから得られるヘツド再生信号が
入力されるとともに、電源電圧の変動に追従して
変化するように、電源電圧を分圧して作成された
基準電圧で定められた出力レベルとなるように利
得が制御される自動利得制御回路と、 該自動利得制御回路の出力から得られるアナロ
グ信号波形のピーク点を基準としてそれより設定
スライス・レベル値だけ前記アナログ信号波形が
変化した時点を有意点とする矩形波信号を出力す
るレベル検出器と、 前記基準電圧と同様に前記電源電圧の変動に追
従して変化するように、前記電源電圧に比例した
電圧を前記設定スライス・レベル値として前記レ
ベル検出器に供給するスライス・レベル作成回路
と、 前記自動利得制御回路の出力から得られるアナ
ログ信号波形を微分してピーク点を検出する微分
零交差検出回路とを備え、 前記レベル検出器と、前記微分零交差検出回路
により、前記ヘツド再生信号をデイジタル信号に
変換するように構成されたことを特徴とする磁気
記録再生回路。 ２ 前記スライス・レベル作成回路は、前記電源
電圧を反転する演算増幅器を備えていることを特
徴とする特許請求の範囲第１項記載の磁気記録再
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17373081A JPS5877011A (ja) | 1981-10-31 | 1981-10-31 | 磁気記録再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17373081A JPS5877011A (ja) | 1981-10-31 | 1981-10-31 | 磁気記録再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877011A JPS5877011A (ja) | 1983-05-10 |
| JPH024069B2 true JPH024069B2 (ja) | 1990-01-25 |
Family
ID=15966069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17373081A Granted JPS5877011A (ja) | 1981-10-31 | 1981-10-31 | 磁気記録再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877011A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654120A (en) * | 1979-10-11 | 1981-05-14 | Nec Corp | Amplitude discriminating circuit for magnetic recorder |
-
1981
- 1981-10-31 JP JP17373081A patent/JPS5877011A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654120A (en) * | 1979-10-11 | 1981-05-14 | Nec Corp | Amplitude discriminating circuit for magnetic recorder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877011A (ja) | 1983-05-10 |
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