KR0157482B1

KR0157482B1 - 클리퍼 회로

Info

Publication number: KR0157482B1
Application number: KR1019940701039A
Authority: KR
Inventors: 앨렌 레로이 림버그
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1992-10-28
Filing date: 1993-02-26
Publication date: 1999-02-18
Also published as: JPH07502872A; JP2996512B2; CN1086359A; US5381106A; WO1994010751A1; CN1049081C

Abstract

클리퍼가 비반전 입력 노드, 반전 입력 노드 및 출력 노드를 가지는 증폭기를 포함한다. 귀환 트랜지스터는 그 베이스 단자가 증폭기의 출력 노드에 접속되며, 그 콜렉터가 비반전 입력 노드에 접속되어, 출력 노드 및 비반전 입력 노드간의 일측면으로 도전성인 축퇴 전류 귀환을 제공한다.

저항이 비반전 입력 노드 및 입력 단자 사이에 접속되어 입력 단자 및 반전 입력 노드 사이에 공급되는 신호의 클립되지 않는 영역의 진폭에 비례하는 귀환 트렌지스터의 콜렉터-에미터 간 통로를 통하여 공급되는 전류를 전도한다.

기준 전위가 반전 입력 노드에 공급되며, 기준 전위에 대해 변하는 교류 입력 신호가 입력 단자에 공급될 때, 상기 단은 음 반파 정류기로서 기능한다. 기준 전위가 입력 단자에 공급되며, 교류 입력 신호가 반전 입력 노드에 공급될 때, 상기 단은 양의 반파 정류기로서 기능한다.

두 개의 정류 단들은 전파 정류기를 형성하기 위해 공통으로 접속된 귀환 트랜지스터들의 콜렉트들로 상호 접속될 수 있다.

전파 정류기의 출력은 검출되는 교류 신호를 발생하는 증폭기 수단의 이득을 제어하기 위해 사용될 수 있다.

Description

클리퍼 회로

제1도는 본 발명을 구현하는 전파 정류기(full-wave rectifier)가 직렬 접속으로 연결된 진폭 피크 검출기의 개략도.

제2도는 제1도의 회로와 관련된 신호들의 파형도.

제3도는 VHS형 비디오 카셋트 레코더(VCR)에서 사용되며, 본 발명을 구현하는 전파 정류기를 포함하는 재생 시스템의 블록도.

제4도는 본 발명을 구현하는 회로의 심볼도 및

제5도는 본 발명을 구현하는 회로의 상세한 개략도.

본 발명은 예를 들어 신호 정류에 유용한 클리퍼 및 정류회로에 관한 것이며, 특히 진폭이 극소 볼트인 신호에 적합한 클리퍼 및 정류회로에 관한 것이다.

클리퍼 회로는 공급된 입력 신호의 소정 범위에 걸쳐서 선형적으로 응답하는 출력 신호를 공급한다.

하지만, 입력신호가 상기 소정 범위의 경계를 넘어서 스윙할 때, 클리퍼 회로의 출력 신호는 상기 경계에서 그의 값을 변화시키지 않는다. 클리퍼 회로에 있어서 다이오드의 사용은 공지되어 있다.

반파(half-wave) 및 전파 정류기 회로는 다이오드를 사용하는 클리퍼 회로의 특별한 예이며, 이는 전자공학 분야에 숙련된 자에게는 친숙한 것이다.

정류 회로는 일반적으로 광 대역 동작을 할 수 있으며, 절대적으로 안정된다.

그러나, 다이오드의 사용은 극소 볼트의 진폭을 가지는 AC 신호를 정류하거나 그렇지 않으면 클립하는 것이 필요하거나 요구될 때 문제가 될 수 있다. 왜냐하면, 다이오드는 그들의 도통되기에 앞서 초과되어져야 하는 약 0.6볼트의 순방향 전압 강하를 가지고 있기 때문이다.

또한, 다이오드는 다이오드 특성 곡선을 굴곡 부분 근처에서 AC 입력 신호 레벨들에 대해서 매우 비 선형적인 단점을 가지고 있다. 이것은 상대적으로 제한된 다이나믹 영역의 상대적으로 높은 진폭 레벨 신호에 다이오드를 사용하는 클리퍼 및 정류 회로의 유용성을 제한한다.

그러므로, 수 밀리 볼트에서 수 볼트에 이르는 범위에 있는 AC 신호를 정류하는 것이 요구되는 곳에서는 순방향 피드(feed forward)형 회로로서도 불려지는 상기 다이오드 회로가 적합하지 않다.

순방향 피드 클리퍼 (예를 들어 다이오드 정류) 회로에서의 상기한 문제를 극복하기 위해, 낮은 AC 신호 전압으로 떨어뜨리는 선형 동작이 가능한 정류기 또는 절대치 회로는, 다이오드의 비선형 효과를 감소시키기 위해 귀환 기술을 일반적으로 사용한다. 이러한 회로의 예는 1986년 1월 14일 Miura 등에게 허여된 FULL-WAVE RECTIFIER USING AN OPERATIONAL AMPLIFIER란 제목의 미국 특허번호 4,564,814에 개시되어 있다.

Miura 등의 참증에서의 제3도 및 제4도를 참조하면, 전파 정류기를 형성하기 위해 하나의 트랜지스터 및 두 저항과 결합된 연산 증폭기가 도시된다. Miura 등의 참증의 제3도 및 제4도에서의 문제점은 교류 신호의 상향 부분을 정류하는 메카니즘이 교류 신호의 하향 부분을 정류하는 메카니즘과 유사하지 않다는 것이다. 결과적으로, 이러한 회로는 비록 간단하기는 하지만 특히 고주파수에서 교류 입력 신호의 상향 및 하향 부분에 대해 비균일하거나 비대칭적인 응답을 가질 것이다.

1985년 6월 11일, Jose 등에게 허여된 FULL-WAVE RECTIFIER CIRCUIT이란 제목의 미국 특허 번호 4,523,105에서 설명된, 전파 정류를 얻기 위한 또 다른 방법에서는 양방향 출력 전류를 생산하기 위해 상대적으로 복잡한 축퇴 전압 귀환 배치를 가지는 증폭기를 포함하고 있다.

Jose 등의 기술에서는, 양방향 전류 일부분의 부가적인 반전이, 출력 전류가 전파 정류를 생산하기 위해서 결합되기 이전에 요구된다.

따라서, 상향의 반 싸이클을 정류하기 위한 메카니즘은 하향의 반 사이클에 있어서의 메카니즘과 같지 않다.

그러므로, 순방향 클리퍼의 안정성과 대역폭에서 잇점을 가지며, 순방향 클리퍼의 다이내믹 영역 및 선형성에서의 잇점을 가지며, 쉽게 재결합되어 어느 한 결합에서도 동일한 예측가능한 이득으로 상기 입력 신호의 양 부분이나 상기 입력 신호의 음 부분중 하나에 응답하는 간단한 클리터 회로에 대한 요구가 여전히 남아있다.

또한, 진폭이 극소 볼트일 수 있는 교류 신호를 정류하기에 적합하며, 예를 들어 증폭기의 이득을 제어하기 위한 직류 제어 전압 생성을 하기 위해 정류된(또는 검출된) 신호를 사용할 수 있는 회로가 필요하다.

본 발명을 구현하는 회로는 비반전 입력 노드, 반전 입력 노드 및 출력 노드를 가지는 차동-입력 증폭기를 포함한다. 주 도전로의 양단을 정의하는 제1 및 제2전극, 그리고 제어 전극을 귀환 트랜지스터는 그 제어 전극이 상기 증폭기의 출력 노드에 접속되며, 제2전극이 비반전단자에 접속되어, 출력 노드와 비반전 입력 노드간의 축퇴 전류 귀환을 제공한다. 주어진 옴값을 가지는 저항 소자는 비반전 입력 노드 및 입력단 사이에 접속되어, 그 제1전극의 회로의 전류 출력 단자를 한정하는 귀환 트랜지스터의 주 도전로를 경유하여 공급된 전류를 전도한다.

축퇴 전류 때문에, 비반전 입력 노드에서의 전압은 반전 입력 노드에서의 전위와 거의 동일한 경향이 있다.

이 특징은 입력 단자와 반전 입력 노드 사이에 공급되는 신호의 극성 및 진폭을 검출하는 두 개의 선택적인 방법을 가능하게 한다.

기준 전위 반전 입력 노드로의 공급 및 기준 전위에 대해 변하는 교류 입력 신호의 입력 단자로의 공급에 응답하여, 교류 신호의 음의 빈 싸이클동안 한 극성의 전류가 귀환 트랜지스터의 제1전극을 통하여 흐르며, 귀환 트랜지스터의 제2전극 및 그곳에 접속된 저항 소자를 통하여 흐른다.

그러나, 양의 반 싸이클 동안 어떠한 전류도 흐르지 않는다. 기준 전위의 입력 단자로의 공급 및 교류 입력 신호의 반전 입력 노드로의 공급에 응답하여, 양의 반 싸이클 동안 같은 한 극성의 전류가 귀환 트랜지스터의 제1전극 및 귀환 트랜지스터의 제2전극 및 그에 접속된 저항 소자를 통하여 흐르나, 음의 반 싸이클 동안은 어떠한 전류도 흐르지 않는다. 양쪽 경우에 있어서, 전류의 진폭은 저항 소자의 옴값에 의해 나뉘어지는 교류 신호값의 함수이다.

따라서, 본 발명을 구현하는 회로는 반파 정류기로서 사용하기에 적합하다. 한 입력 신호상태에서(즉, 기준 전위가 반전 입력 노드에 공급되며, 상기 기준 전위에 대해 가변하는 교류 입력 신호가 입력단에 공급될 때), 상기 회로는 음의 반파 정류기로서 기능하며, 전류 출력단에서 제1극성의 전류를 생산한다. 상기 입력 신호상태가 반전될 때 (즉, 기준 전위가 입력단에 공급되며, 상기 교류 신호가 반전입력 노드에 공급될 때), 상기 회로는 전류 출력단에서 동일한 제1극성의 전류를 생산하는 양의 반파 정류기로서 기능한다.

그러므로, 본 발명을 구현하는 제1 및 제2회로는 전파 정류기를 형성하기 위해 상호 접속될 수 있을 것이다.

이러한 배치에서, 제1회로의 입력단과 제2회로의 반전입력 노드는 기준 전위에 접속되며, 제1회로의 반전 입력 노드 및 제2회로의 입력 단자는 기준 전위차에 대해 가변하는 교류 신호에 접속되며, 제1 및 제2회로의 전류 출력 단자들은 공통으로 접속되어 입력 교류 신호의 절대치에 비례하는 전파 정류된 출력 전류를 발생시킨다.

본 발명의 특별한 예로서, 증폭기는 귀환 트랜지스터에 상보적인 도전형의 제1 및 제2트랜지스터를 포함하며, 귀환 트랜지스터 처럼 각 상보-도전형 트랜지스터는 도전로의 양 단을 한정하는 제1 및 제2전극, 그리고 제어 전극을 가진다. 제1 및 제2트랜지스터는 차동-입력 증폭기를 형성하도록 배치되며, 그 제1전극들은 제1노드에 공통 접속되며, 전류원은 제1노드 및 제1전원단자 사이에 접속된다. 제1 및 제2트랜지스터의 제어 전극은 차동-입력 증폭기의 비반전 입력 노드 및 반전 노드를 각각 한정하며, 제2트랜지스터의 제2전극은 차동-입력 증폭기의 출력 노드를 한정한다. 귀환 트랜지스터는 그 제어 전극에서 (차동 증폭기의 출력을 한정하는) 제2트랜지스터의 제2전극에 접속되며, 그 제2전극은 비반전 노드에서 제1트랜지스터의 제어 전극에 접속되어, 그들간의 축퇴 귀환을 제공하며, 비반전 입력 노드 및 입력단 사이에 접속된 저항 소자에 전류를 공급한다.

기준 전압의 반전 입력 노드와 입력단자 중 하나로의 공급 및 기준 전압에 대해 상향 및 하향으로 교류 신호의 반전 입력 노드 및 입력단자 중 나머지 하나로의 공급에 응답하여, 일방향 전류가 귀환 트랜지스터 및 저항 소자의 옴값으로 나뉘어진 교류 신호의 진폭에 비례하는 저항 소자의 도전로를 통하여 흐른다.

본 발명의 한 특별한 예에서는 제1, 제2 및 귀환 트랜지스터가 바이폴라 트랜지스터이다. 제1 및 제2트랜지스터는 에미터-접속된 증폭기 배치로 접속되며 ; 귀환 트랜지스터는 그 베이스 단자가 제2트랜지스터의 콜렉터 단자에 접속되며, 콜렉터 단자는 제1트랜지스터의 베이스 단자에 접속되어, 제2트랜지스터의 콜렉터(출력)로부터 제1트랜지스터의 베이스(비반전 입력)로의 귀환을 제공한다.

본 발명의 어떤 예들에서는, 귀환 트랜지스터의 제1전극에 흐르는 일방향 정류 전류가 그 진폭이 교류 신호의 절대치에 비례하는 정류된 출력 전압으로 변환될 수 있다. 그러면, 정류된 출력 전압이 피크 검출기에 공급되어 가변 이득 증폭기의 이득을 제어하기 위한 출력 제어 전압을 생산한다.

이하, 본 발명의 바람직한, 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 제3도에 도시된 타입의 재생 전자회로를 가지는 비디오 카세트 레코더를 위해 설계된 게이트 검출 회로 10의 개략도이다. 특히, 제1도의 게이트 검출 회로 10은 미리 녹화된 비디오 테이프로부터의 재생동안 복구되는 색-언더 신호를 증폭하는 가변 이득 증폭기 301의 이득을 제어하기 위한 자동 색 제어(automatic color control : ACC) 루프에 사용되도록 고안되었다.

게이트 검출 회로 10은 제2도의 파형 A에 도시된 색-언더 신호의 버스트 부분을 검출하며, 고정된 직류 레벨과의 비교를 위한 직류 제어 전압을 발생한다. 업 컨버터 325로부터의 신호에 대한 업 컨버트된 응답 보다는, 가변 이득 증폭기 301의 출력으로부터 직접 취해진 색-언더 신호로부터 자동 색 제어 신호를 획득하는 것은 CGROMA BURST DETECTION SYSTEM이란 제목으로 동시 출원된 Jack Craft의 청구된 발명이다.

제1도에서 버스트 영역의 진폭 및 극성이 검출되어질 색-언더 신호는 단자 19 및 21간에 접속된 신호원 3에 의해 발생된 교류 신호 V_IN이다. 직류 전압이 바람직한 기준 전압 V_REF1은 단자 21과 17사이에 공급된다. V_REF1은 동작 전압 V_CC의 1/2값을 가지는 것으로 가정되며, 그 전압 V_CC는 예를 들어 +5V이다.

제1도의 검출 회로 10은 (교류) 신호 V_IN의 상향 스윙을 검출하여 정류하는 검출기 12; (교류) 신호 V_IN의 상향 스윙을 검출하여 정류하는 검출기 14 ; 전류 - 전압 변환기 16 : 피크 검출기 회로 18 ; 정류기들 12와 14 및 전류-전압 변환기 16의 온/오프를 제어하는 게이트 및 바이어스 회로 20 ; 및 아날로그 비교기 22를 포함한다.

음 반파 정류기로서 기능하는 검출기 12의 구성요소들은 끝에 문자 N이 있는 참조 기호들로서 확인된다. 양 반파 정류기로서 기능하는 검출기 14의 구성성분들은 끝에 문자 P가 있는 참조 기호들로서 확인된다. 검출기 12는 에미터-접속된 차동 증폭기 접속에 있는 NPN 트랜지스터 Q1N 및 Q2N을 포함한다. 즉, Q1N 및 Q2N 의 에미터 단자들은 노드 45N 에 공통 접속되며, Q1M 의 베이스 단자는 비반전 입력 노드 11N에 접속되며, Q2N 의 베이스 단자는 반전 입력 노드 13N에 접속되며, Q1N의 콜렉터 단자는 노드 53N에 접속되며, Q2N의 콜렉터 단자는 차동 증폭기의 출력(OAN)을 정의하는 노드 51N에 접속된다.

전류 미러 증폭기(CMA)는 Q1N 및 Q2N의 콜렉터 단자들에 접속된다. 전류 미러 증폭기는 PNP 트랜지스터 Q4N, Q5N 및 Q6N을 포함한다. 트랜지스터 Q4N 및 Q5N은 그 에이터 단자들이 동작 전압 V_CC가 공급되는 전원단자 15에 접속된다. Q4N 및 Q5N의 콜렉터 단자들은 53N 및 51N에 각각 접속된다. 에미터-플로워 트랜지스터 Q6의 콜렉터 단자는 접지에 접속되면, 모놀리식 집적 회로의 기판에 위치될 수 있다. Q6N 의 베이스 단자는 노드 53N에 접속되며, Q6N 의 에미터 단자는 Q4N과 Q5N의 베이스단자에 접속된다. 이 전류 미러 증폭기 접속에서는 PNP 트랜지스터 Q5N에 의해 출력 노드 OAN로 공급되는 콜렉터 전류와 CMA 입력 노드 53N으로부터 NPN 트랜지스터 Q1N에의해 요구되는 콜렉터 전류와 유사하도록 되어 있다.

선택적으로 인에이블되며, 상대적으로 일정한 전류원 121N은 노드 45N 및 접지 사이에 접속된다. 전류원 121N은, 그 콜렉터 단자가 노드 45N에 접속되며, 그 에미터 단자가 접지 전압이 공급되는 단자 17에 접속되며, 그 베이스 단자가 상대적으로 일정한 바이어스 전압 V_B이 선택적으로 공급되는 단자 201에 접속되느 NPN 트랜지스터 Q18N을 포함한다.

Q2N의 콜렉터 단자에서의 출력 OAN과 Q1N의 베이스 단자에서의 비반전 입력 사이의 일정한 전류 귀환은 그 베이스 단자가 Q2N의 콜렉터 단자에 접속되고, 그 콜렉터 단자가 Q1N의 베이스 단자에 접속된 PNP 트랜지스터 Q3N의 공통-에미터-증폭기 작용에 의해 제공된다.

Q3N의 에미터 단자는 합라인 57에 접속된다.

입력 저항 R1N은 단자 11N 및 입력 단자 7N 사이에 접속된다. 상세히 후술될, 정류기 12의 한 입력 단자를 한정하는 단자 7N은 단자 19에 접속되며 ; 정류기의 또 다른 입력 단자를 한정하는 노드 11N는 단자 21에 접속된다.

양-스윙 검출기 14의 구조는 질적으로 음-스윙 검출기 12의 것과 동일하다.

양-스윙 검출기 14는 에미터-접속된 차동 증폭기 접속에 있는 NPN 트랜지스터 Q1P 및 Q2P를 포함한다.

즉, Q1P 및 Q2P의 에미터 단자들은 노드 45P에 공통 접속되며, Q1P의 베이스 단자는 입력 노드 11P에 접속되며, Q2P의 베이스 단자는 반전 입력 노드 13P에 접속되며, Q2P의 콜렉터 단자는 차동 증폭기의 출력 OAP를 한정하는 51P에 접속되며, Q1P의 콜렉터는 노드 53P에 접속된다.

CMA는 Q1P 및 Q2P의 콜렉터 단자들에 접속된다. 전류 미러 증폭기는 PNP 트랜지스터 Q4P, Q5P 및 Q6P를 포함한다. 트랜지스터 Q4P 및 Q5P는 그 에미터 단자들이 동작 전압 V_CC가 공급되는 전원단자 15에 접속된다. Q4P 및 Q5P의 콜렉터 단자들은 노드 53P 및 51P에 각각 접속된다. 에미터-플로워 트랜지스터 Q6P의 콜렉터 단자는 접지되며, 모놀리식 집적 회로의 기판에 위치되어 질 수 있다. Q6P의 베이스 단자는 노드 53P에 접속되며, Q6P의 에미터 단자는 Q4P 및 Q5P의 베이스 단자에 접속된다.

이러한 전류 미러 증폭기의 접속에서는 PNP 트랜지스터 Q5P에 의해 출력 노드 OAP에 공급된 콜렉터 전류가 CMA 입력 노드 53P로부터 NPN 트랜지스터 Q1P에의해 요구된 콜렉터 전류와 유사하다.

선택적으로 인에이블되며, 상대적으로 일정한 전류원 121P는 노드 45P에 접속된다. 전류원 121P는 그 콜렉터가 노드 45P에 접속되고, 그 에미터가 접지 단자 17에 접속되는 NPN 트랜지스터 Q18P를 포함하며, 상대적으로 일정한 바이어스 전압 V_B는 Q18P의 베이스 단자에 선택적으로 공급된다.

일방향 전류 귀환이 그 베이스가 Q2P의 콜렉터에 접속되며, 그 에미터가 합라인 57에 접속되고, 그 콜렉터가 Q1P의 베이스에 접속되는 PNP 트랜지스터 Q3P의 공통-에미터-증폭기 작용에 의해, Q2P의 콜렉터에서의 출력 OAP 및 Q1P의 베이스에서의 반전 입력의 사이에 제공된다. 입력 저항 R1P는 단자 13P 및 단자 7P 사이에 접속된다. 정류기 14의 한 입력 단자를 한정하는 단자 7P는 단자 21에 접속되며, 정류기 14의 또 다른 입력 단자를 한정하는 노드 11P는 단자 19에 접속된다.

합 출력 라인 57상에서, 음-스윙 검출기 12에 의해 발생된 반파 정류 전류 I_ON은 아날로그 논리합 또는 와이어드 논리합 연산으로 양-스윙 검출기 14에의해 발생된 반파 정류 전류 I_OP와 더해진다. 합 출력 라인 57상에서의 결과하는 전파 정류 전류의 요구는 전류-전압 변환기 16에 포함된 전류 미러 증폭기(CMA)의 입력으로부터 공급된다. 이 CMA는 그 에미터들이 단자 15에 접속되는 PNP 트랜지스터 Q11 및 Q12를 포함한다. 다이오드-접속된 트랜지스터 Q11의 베이스 단자와 콜렉터 단자 및 Q12의 베이스 단자는 합 라인 57이 접속되는 노드 160에서 접속된다. Q12의 콜렉터 단자는 노드 164에 접속되어 출력 전류 I_C12를 발생하며, 그 진폭은 전류-전압 변환기 16의 입력으로부터 요구된 전파 정류 전류에 비례한다. 저항 R3는 노드 164 및 전압 V_REF2가 공급되는 단자 165 사이에 접속된다 I_C12는 저항 R3를 통하여 기준원 V_REF2로 흐른다. 그러면, 노드 164에서의 전압 V_F는 (I_C12R₃) + V_REF2와 같다. V_REF2는 V_REF1과 같은 전압일 것이다.

단순한 PNP 바이폴라 트랜지스터로서 도시되었지만, 모놀리식 집적회로(IC)에서 Q3N, Q3P, Q4N, Q4P, Q5N 및 Q5P은 사상 복합 트랜지스터들일 것이며, 각 복합 트랜지스터는 수평-구조 PNP 바이폴라 트랜지스터 및 수직-구조 NPN 트랜지스터로 형성되며, PNP의 베이스 복합 트랜지스터의 베이스를 제공하며, NPN의 에미터는 복합 트랜지스터의 콜렉터를 제공하며, PNP의 에미터 및 NPN의 콜렉터는 복합 트랜지스터의 에미터를 제공하며, PNP의 콜렉터단자는 NPN의 베이스단자에 접속된다.

IC 설계자에게 알려진 바와같이, 이러한 복합 트랜지스터는 수평-구조 PNP만으로 성취 될 수 있는 것보다 더 높은 전류 이득 β를 제공한다. Q11 및 Q12 또한 복합 트랜지스터일 수 있으며, 이 경우 기판 PNP 트랜지스터는 노드 160 및, Q11와 Q12의 접속된 베이스 단자들 사이에 에미터 플러워로서 삽입되며, 따라서, Q11은 기대되는 복합 트랜지스터 동작을 나타내기 위한 충분히 큰 콜렉터 대 에미터 전압을 가진다.

피크 검출기 18은 상향 신호를 위한 에미터 플로워로서 접속된 NPN 트랜지스터 Q14을 포함하며, 그 콜렉터 단자는 단자 15에 접속되며, 그 베이스 단자는 노드 164에 접속되며, 그 에미터 단자는 노드 182에 접속된다. 저장 캐패시터 C1은 노드 182 및 접지 단자 17간에 접속되며, 최소한 한 수평라인 시간 구간동안 상대적으로 일정하게 노드 182에서의 피크 전압(VP)을 유지하도록 충분한 값을 가진다. 방전 저항 R4는 노드 182 및 접지 사이에 C1과 병렬로 접속된다. R4의 값은 신호가 검출 되지 않을 경우 C1의 전압을 점차로 감소시키기 위해 선택된다.

피크 검출기 18의 출력 182는 아날로그 비교기 22의 입력 225에 공급된다. 비교기 22는 기준 전압 V_REF3와 피크 검출기 회로 18의 출력 전압 V_PK를 비교하여 서로와의 차동 변화를 나타내는 출력 전압 V₁및 V₂를 발생한다. 비교기 22는 에미터-결합된 차동 증폭기 구조를 갖는 NPN 트랜지스터 Q15 및 Q16을 포함하며, 그 에미터 단자들은 노드 221에서 공통 접속된다. 상대적으로 일정한 전류원 222는 노드 221 및 접지 전위 사이에 접속된다. Q15의 베이스 단자는 단자 182에 접속되며, 그 콜렉터 단자는 출력 단자 224에 접속된다. Q16의 베이스 단자는 노드 226에 접속되며, 그 콜렉터 단자는 출력 단자 228에 접속된다. 부하 저항 R20은 단자 224 및 전원 단자 15 사이에 접속되며, 부하 저항 R22는 단자 228과 15 사이에 접속된다. 바이어스 신호는 그 콜렉터 단자가 단자 15에 접속되고, 그 에미터 단자가 Q16의 베이스 단자가 접속된 노드 226에 접속되는 NPN 트랜지스터 Q17의 에미터-플로워 작용에 의해 Q16에 공급된다.

기준 전압 V_REF3를 발생하느 기준 전압원 230은 Q17의 게이트에 접속된다. V_REF3는 전형적으로 V_REF2보다 크며, V_CC보다 작다. V_REF3는 전형적으로 비교기 22가 피크 검출기의 출력에 응답하는 레벨을 세트한다. 단자 224 및 228에서의 출력 신호 V₁및 V₂는 제3도에 도시된 가변 이득 증폭기 301에 공급된다.

바이어스 전압 V_B는 단자 15와 201 사이에 접속된 저항 R5 및 단자 201과 접지 간에 접속된 다이오드 D1을 가지는 분압기에 의해 발생된다. 다이오스 D1은 단자 201로부터 접지로의 순방향으로 전류를 도전시키도록 극을 가지며, 따라서, 단자 201에서의 바이어스 전압 V_B가 특별한 전류에서의 다이오스 D1의 순방향 전압 강하 V_F와 같게된다. 단자 201은 Q18N과 Q18P의 베이스 단자들에 접속되며, 201에서의 전압은 이들 트랜지스터들을 통하여 전류 레벨을 세트한다.

게이팅 회로 20은 바이어스 전압 V_B의 발생 및 공급을 제어하는 수단 및 선택적으로 합 출력 노드 164를 접지로 클램프하거나 그것이 교류 입력 신호에 응답하도록 하는 수단을 포함한다. 게이팅 회로 20은 단자 15와 203 사이에 접속된 저항 R6를 포함한다. NPN 트랜지스터 Q21은 베이스 단자에서 노드 203에 접속되며, 콜렉터 단자에서 노드 164에 접속되며, 에미터 단자에서 접지 단자 17에 접속된다. NPN 트랜지스터 Q20은 또한 그 베이스 단자 203에 접속되며, 그 에미터 단자가 접지되며, Q20의 콜렉터 단자는 바이어스 단자 201에 접속된다. NPN 트랜지스터 Q22의 콜렉터 단자는 단자 203에 접속되며, 그 에미터 단자는 접지되며, 그 베이스 단자는 게이팅 신호원 205가 공급되는 게이팅 단자 207에 접속된다.

소오스 205에 의해 생성된 게이팅 신호가 하이일 때, (즉, 트랜지스터 Q22 완전히 온으로 구동하기에 충분히 높을 때), 트랜지스터 Q22는 턴온되며, Q21 및 Q20의 베이스 단자들은 접지로 또는 거의 접지로 클램프한다. 이것은 Q20 및 Q21을 통한 전도를 턴 오프한다. 턴오프된 Q20의 전류가 V_CC공급으로부터 R5를 거쳐 다이오드 D1으로 흐르도록 허용하여, 다이오드 D1을 거쳐 순방향 도전 전압 V_B를 확립하며, 전압 V_B는 Q18N 및 Q18P의 베이스 단자들에 공급된다. 따라서, 바이어스되며, 음-스윙 검출기 12 및 양-스윙 검출기 14가 동작하게 된다. 동시에, Q21의 턴오프는 노드 164로 공급된 접지로의 클램프를 제거하며, 노드 164에서의 전압이 음-스윙 검출기 12 및 양-스윙 검출기 14의 결합된 출력들에서 생성된 전류에 비례하는 레벨을 나타내는 것을 가능하게 한다. 인에이블 되었을 때, 음-스윙 검출기 12, 양-스윙 검출기 14 및 전류-전압 변환기 16의 조합은 전파 정류기로서 기능하며 ; 노드 164에서의 전압 출력은 스윙 검출기 12, 14에 의해 생성된 출력 신호들에 따라 변화할 것이다.

게이팅 신호가 로우일 때 (0 volt 이거나 거의 0 volt일 때), Q22는 턴 오프된다. 그러면 전류는 R6를 경유하여 Q21의 베이스 단자로 흘러서, Q21의 콜렉터-에미터간 통로를 통한 도전을 턴온하여, 접지 또는 거의 접지인 전압으로 노드 164를 클램프한다. 동시에, 전류는 또한 R6를 경유하여 Q20의 베이스 단자로 흘러서, Q20의 콜렉터-에미터간 통로를 통한 도전을 턴온하여, 접지 또는 거의 접지인 전압으로 Q18N, Q18P의 베이스 단자들을 클램프한다.

Q18N을 통한 도전 및 Q18P를 통한 도전은 턴 오프되어, 음-스윙 검출기 12 및 양-스윙 검출기 14를 디스에이블 시킨다.

동시에, Q21의 턴온은 노드 164를 접지로 클램프하여, 전류가 피크 검출기로 흐르는 것을 방지한다.

그러므로, 게이트 소오스 신호가 하이 일 때, 전파 정류기는 인에이블되며 게이트 소오스 신호가 로우일 때 전파 정류기는 디스에이블 된다.

이제 제1도 회로의 동작은 게이팅 신호가 하이이고 트랜지스터 Q21 및 Q20의 턴오프된 상태에서 설명될 것이다. 이 상태에서 전압 V_B는 Q18N 및 Q18P의 베이스 단자들에 공급된다.

스윙 검출기 12 및 14는 버스트 영역의 진폭 및 극성이 검출될 색(컬러)-언더 신호 V_IN가 그들의 신호 입력 단자들 13N 및 13P에 각각 공급된다는 것과, 기준 전압 V_REF1이 그들의 입력 단자들 11N 및 11P에 각각 공급된다는 것을 제외하고는 동일하다. 검출기 14의 상기 교류 바이어스 상태 및 응답은 검출기 12의 것과 필연적으로 동일하기 때문에, 동작의 그들 각각의 모드들의 자세한 설명은 제5도르 참조하여 제공될 것이며, 제5도는 첨자 N이나 P 어느 것도 사용하지 않고 재 작성된 하나의 검출기를 도시한다.

제5도에서 스위치 S1 및 S2는 두 개의 신호 상태를 나타내기 위해 사용된다. 상태(1)에서, 스위치 S1 은 입력 단자 7을 교류 신호 V_IN가 공급되는 단자 19에 접속시키며, 스위치 S2는 노드 13을 V_REF1이 공급되는 단자 21에 접속시킨다. 이 상태는 검출기 12의 동작에 해당된다.

상태(2)에서는 상기 스위치 S1이 입력 단자 7을 V_REF1이 공급되는 단자 21에 접속시키며, 상기 스위치 S2는 V_IN이 공급되는 단자 19에 접속시킨다. 이 상태는 검출기 14의 동작에 해당된다.

V_B가 Q18의 베이스 단자에 공급될 때, 상대적으로 일정한 전류 I_T는 Q18의 콜렉터-에미터 간 통로를 통하여 노드 45로부터 접지로 흐른다. 직류 전압이며, 설명을 위하여 Vcc/2와 같다고 가정되는 전압 V_REF1가 Q2의 베이스 단자에 공급된다고 가정하자, 동시에 (V_IN+V_REF1) , 즉 직류 레벨 V_REF1에 중첩된 교류 신호 V_IN이 단자 7에 공급되며, 따라서 저항 R1을 거쳐서 Q1의 베이스 단자에 공급된다. 초기에 V_IN이 0이라 가정할 때, V_REF1이 초기에 트랜지스터 Q2N 및 Q1N의 차동쌍의 양 베이스 단자들에 공급된다고 가정될 수 있을 것이다. Q2N 및 Q1N이 유사한 동작 특성을 가진다고 가정할 때, V_IN= 0에 대해 Q1N의 에미터 전류 I_E1이 Q2N의 에미터 전류 I_E2과 동일하며, I_T= I_E1+I_E2임이 명백하다. Q1의 콜렉터 전류 I_CI이 Q2의 콜렉터 전류 I_C2와 같음도 가정될 것이다. Q4 및 Q5가 유사한 기하학적 구조 및 유사한 동작 특성들을 가지는 모놀리식 집적회로 트랜지스터들이라고 가정할 때, Q1에 의해 인출되고 Q4를 통하여 흐르는 콜렉터 전류는 동일 진폭 전류를 유도하여 Q5에 통하여 흐른다.

베이스 전류를 무시할 때, Q4로부터의 콜렉터 전류는 Q1에의해 요구된 콜렉터 전류와 대략 동일하며, Q5의 콜렉터 전류는 Q2에의해 요구된 콜렉터 전류와 동일하다. (본 명세서의 설명에서는, 트랜지스터들의 순방향 전류 이득 β이 상대적으로 높으며, 제1근사치로의 베이스 전류는 무시될 수 있다고 가정된다.)

따라서 V_IN= 0이고, V_REF1이 단자 11과 7에 공급된 상태에서 Q1 및 Q2의 베이스 단자들은 V_REF1에 있으며, Q3를 통한 콜렉터 전류는 Q3의 β에 의해 나뉘어지는 Q2를 통해 흐르는 작은 베이스 전류와 (최대로) 같다. 따라서 0인 V_IN에 대해, Q3의 출력 콜렉터 전류 I_C3는 필연적으로 0인 것으로 가정될 수 있다. 즉, I_C3에 의해 결정된 것처럼 합 라인 57으로의 출력 전류 I₀은 필수적으로 0과 같다.

상기 분석은 검출기 12 및 14의 직류 바이어스 상태들에 적용된다. 따라서, V_IN= 0에 대해, 검출기 12의 출력 전류 I_ON및 검출기 14의 I_OP는 0이거나 거의 0이다. 제1도의 회로 응답 및 특히 검출기 회로 12 및 14의 동작은 이제 V_IN이 V_REF1에 대해 하향하는 상태와, V_IN이 V_REF1에 대해 상향하는 상태에 대해 분석될 것이다.

제5도를 다시 참조하면, 우선 스위치 S1이 V_IN을 단자 7에 공급하며, 스위치 S2가 V_REF1를 단자 13에 공급하여, 검출기 12의 동작을 구현하는 상태(1)를 고려한다.

V_IN이 하향하고 스위치 S1과 S2가 상태 (1)로 세트될 때, 즉, 단자 7에서의 신호가 노드 11에서의 신호에 대해 하향할 경우 Q1의 베이스 단자에서의 전압은 Q2의 베이스 단자에서의 전압에 대해 하향하는 경향이있다. 노드 45에서의 전압은 (Q2에 의해 제공된 순방향-전도 베이스-에미터 접합 전압 오프셋으로) Q2의 베이스 단자에 존재하는 좀더 높은 전압 V_REF1을 따라, 변하지 않고, 그대로 있는 경향이 있다. 지속된 노드 45에서의 전압은 Q1의 베이스-에미터간 전압을 감소시키며, 따라서 Q1을 통한 전도를 감소시키는 경향이 있다. 그러므로, Q1에의해 노드 53으로부터 요구된 전류 I_CI은 감소하여, Q4 및 Q5의 베이스 단자들로부터 노드 53으로 흐르는 전류들 I_B4및 I_B5를 감소시키며 따라서 Q4의 콜렉터로부터 노드 53으로 흐르는 전류 I_C4를 감소시키려는 경향이 있어서, 감소된 I_C1전류 요구만을 공급한다. 전류 미러 작용에 의해 Q5에의해 공급된 콜렉터 전류 I_C5는 Q4에의해 공급된 전류 I_C4와 함께 감소한다. Q2를 통한 전도는 I_C5콜렉터 전류가 감소하는 동안 증가하기 때문에 Q3의 베이스로의 증가된 전류 I_B3흐름이 있다. Q3의 베이스로의 증가된 I_B3전류 흐름은 Q3의 콜렉터로부터 노드 11로 흐르는 전류에서의 Q3의 공통-에미터 전류 이득 β에 의해 곱해진다.

Q3의 콜렉터 전류는 일차적으로 저항 R1을 통하여 흘러서 그곳에 전압 강하가 일어나게 하며, 이 전압 강하는 충분히 증가하여 Q1의 베이스-에미터간 전압이 하향하는 단자 7에서의 V_IN에 응답하여 감소되는 경향을 대부분 극복한다. Q1를 통한 전도는 증가되어, Q4, Q5 및 Q6를 포함하는 CMA의 입력 접속으로부터 Q1에 의해 요구된 콜렉터 전류를 증가시켜서, 콜렉터 전류 I_C3는 CMA의 접속으로부터 출력에 공급된다.

I_C5는 충분히 증가되어, Q3으로부터의 I_C3가 사상 (V_REF- V_IN)과 동일한 R1에 걸린 전압 강하를 유지할만큼 충분히 크도록 I_B3를 유지한다. 즉, 노드 11으로의 전류 피이드백의 효과는 전류 I_C3의 약간의 Q1의 베이스 단자로 흐르며, Q1 및 Q2를 통한 전류 레벨들은 노드 11에서의 전압이 노드 13에서의 전압이거나 근접한 전압으로 유지되도록 재 조절된다.

이 페 루프 분석은 V_REF1에 있는 노드 13에 대해 입력 단자 7에서의 신호가 비반전 노드 13에서의 전압을 감소시키려는 경향이 있을 때, Q3이 저항 R1을 거쳐 전류를 인출함으로서 V_REF1이거나 유사한 전압으로 노드 11을 유지하기에 충분한 피이드백을 제공할 것이다. 노드 13에 공급된 V_REF1의 상태 및 V_REF1에 대해 음으로 변하는 교류 신호에 대해, 노드 11은 사상 교류 접지로서 가능하며, V_REF1을 유지하려는 경향이 있을 것이다.

Q3는 노드 11에서 필요한 모든 전류를 공급하여 노드 11을 V_REF1과 동일하게 유지하기 때문에, 입력 단자 7에 공급된 V_IN이 하향함에 따라, 저항 R1을 통하여 흐르는 전류가 R1이 R1의 저항값일 때(V_REF1-V_IN)/R1과 동일한 것은 분명하다. 따라서, R1을 통한 전류 I1은 교류 신호가 음의 방향으로 증가함에 따라 선형적으로 증가할 것이다. 바이폴라 트랜지스터의 콜렉터 및 에미터 전류들이 β : β+1) 비와 관련있으며, PNP 모놀리식-집적-회로 트랜지스터의 β는 보통 최소한 10이기 때문에, Q3의 에미터 전류 I_E3와 동일한 출력 전류 I₀가 필연적으로 R1을 통한 전류 I₁과 동일한 것 또한 분명하다.

V_IN이 상향하고 스위치들 S1 및 S2가 상태(1)에 세트될 때 - 즉, 단자 7에서의 신호가 노드 13에서의 신호에 대해 상향될 때 - 전류는 단자 7로부터 R1을 거쳐 Q1의 베이스 단자로 흐르는 경향이있다. 이제 Q1은 Q2이상 도전시키며, Q2를 통한 전도를 감소시키려는 경향이 있다.

Q1을 통한 전도가 증가되는 경향은 Q4 및 게다가 Q5를 통한 전도가 증가되는 경향을 수반한다. 콜렉터 I_C5에서의 원하여지는 증가는 Q2에 의해 요구되는 감소된 콜렉터 I_C2에의해 인출될 수 없으며, 따라서 Q5는 Q3의 베이스 단자로 흐르는 전류를 변환시키는 경향이 있어서, Q3를 통한 전도를 차단하기 쉽다. Q5는 포화 전도로 가기 쉬워서, Q3의 베이스-에미터 접합에 걸린 전압을 상기 접합이 전도하도록 유지하는 레벨 이하로 감소시킨다. 그러므로, 단자 7에서의 V_IN이 단자 11에서의 V_REF1에 대해 상향함에 따라, Q3를 통한 전도는 턴 오프되며 ; 어떠한 I_C3에미터 전류 요구도 Q3에 의해 합 라인 57에 제공되지 않는다.

따라서, 음-스윙 검출기 12는 출력 전류 I_ON을 생성하며, 이 전류는 V_IN이 V_REF1에 대해 하향할 때, V_IN과 선형적으로 증가한다. 그 출력 전류 I_ON은 V_IN이 증가하여 V_REF1에 대해 상향할 때, 0과 같음이 보여졌다.

이제, 양-스윙 검출기 14의 동작이 제5도를 재 참조하여 설명되나 스위치 S1 및 S21는 상태 (2)에 세트되어진다. 즉, 스위치 S1은 V_REF를 단자 7에 공급하며, 스위치 S2는 V_IN을 반전 노드 13에 공급하여, 검출기 회로 14의 동작을 구현한다.

V_IN이 상향하며, 스위치 S1 및 S2이 상태 (2)에 세트될 때, -즉, 노드 13에서의 전위가 단자 7에서의 전위보다 더 양일 때 - Q2의 베이스 단자는 Q1의 베이스 단자에 대해 상향하며, Q1을 턴 오프하는 경향이 있다. Q1이 감소된 콜렉터 전류는 Q4 및 Q5를 거쳐 미러되어, 노드 OA에 공급된 I_C5의 감소를 일으킨다. Q2의 베이스 단자 상에서의 전압이 증가함에 따라, 그 콜렉터 전류 I_C2는 증가한다. Q5는 턴 오프되려는 경향이 있기 때문에, 증가된 전류는 Q3의 베이스단자로 흐르려는 경향이 있어서, 노드 11로의 Q3의 콜렉터 전류 I_C3및 합 라인 57로 흐르는 Q3의 에미터 전류 I_C3의 증가를 일으킨다. 노드 11로의 증가된 전류는 Q1의 베이스 단자에서의 전압을 노드 13에서의 전압 V_IN의 값과 거의 같은 값으로 상승시킨다. 노드 11은 V_IN과 같으며, 입력 단자 7은 V_REF1에 있기 때문에, R₁을 통해 흐르는 전류 I₁은 (V_IN- V_REF)/R1과 같다. R1을 통한 전류는 Q3의 콜렉터로부터 흘러서, 필연적으로 동일한 에미터 전류 I_E3을 수반한다.

V_IN이 하향하며, 스위치 S1 및 S2가 상태(2)로 세트되어 있을 때, 즉, 노드 13에서의 전위가 단자 7에서의 전위보다 더 음일 경우에 Q2의 베이스 단자는 Q1의 베이스 단자에 대해 상향한다. Q1을 통한 전도가 증가하기 때문에, Q4 및 Q5를 통한 전류들도 또한 증가한다. 그러므로, 트랜지스터 Q2가 Q3의 콜렉터 - 에미터간 통로를 통한 전도를 차단하는 더 작은 전류를 전도함에 따라, Q5가 노드 51로 전류를 더 공급하는 경향이 있다. 이것은 Q5를 통한 포화 전도를 초래하여, 그 콜렉터를 그 에미터에 공급된 동작 전압으로 클램프시키며, 더욱이 Q3의 베이스-에미터 전위를 감소시키며, Q3의 콜렉터 - 에미터간 통로를 통한 전도를 차단한다.

그러므로, 제5도의 회로의 분석은 Q3가 충분한 전류를 공급하여 노드 11에서의 전압을 노드 13에서의 전압과 같도록 유지시킴을 나타낸다. 입력 단자 7이 음으로 가며, 노드 11이 V_REF1로 유지된 상태에서 R1 및 Q3를 통한 전류는 (V_REF1-V_IN)/R₁과 동일하다. 마찬가지로, 입력단이 V_REF1으로 유지되며, 노드 11에서의 전위가 V_IN과 함께 상승할 때, 전류는 R1 및 Q3를 통하여 같은 방향으로 흐르며, (V_IN-V_REF1)/R1과 동일하다. 따라서, 제1도의 양-스윙 검출기 14는 V_IN이 V_REF에 대해 상향할 때 V_IN과 선형적으로 증가하는 출력 전류 I_OP를 생성하는 것이 도시되었었다. 양-스윙 검출기 14는 V_IN이 V_REF1에 대해 하향할 때 0인 출력 전류 I_OP를 생성하는 것이 도시되었었다.

검출기들 12 및 14가 매우 작은 신호 차동에 응답할 수 있는 것 또한 분명할 것이다. 제1도를 다시 참조할 때, 합 출력 라인 57상에서, 음-스윙 검출기 12에 의해 생성된 반파 정류 전류 I_ON은 아날로그 논리합 또는 와이어드 오아 연상으로 음-스윙 검출기 14에 의해 생성된 반파 정류 I_OP와 더해진다. 합 출력 라인 57상에서의 결과하는 전파 정류 전류 수요는 전류-전압 변환기 16의 입력으로부터 공급된다.

제4도는 제5도보다 아직 좀더 일반적인 방식으로 스윙 검출기들 12 및 14중 어느 하나를 도시한다. 제4도의 회로는 정류기보다는 좀더 일반적으로 클리퍼로서 도시될 수 있을 것이다. 제5도 회로의 트랜지스터들 Q1, Q2, Q4, Q5, Q6 및 Q18은 (턴-온 되었을 때) 함께 제4도의 클리퍼나 스윙 검출기로서 도시된 바와같은 연산 증폭기 401처럼 행동한다. Q1의 베이스단자는 연산 증폭기 401의 비반전(+) 입력에 해당하며, Q2의 베이스단자는 연산증폭기 401의 반전 (-) 입력에 해당하며, Q2 및 Q5의 콜렉터들 사이의 노드 51은 연산 증폭기 401의 출력 OA에 해당한다. 연산 증폭기 401은 제5도에서의 클리퍼나 스윙 검출기의 시예에서는 연산 상호 컨덕턴스 증폭기(o[erational transcondutance amplifier ; OTA)이다. 11로 표시된 노드 또는 단자는 연산 증폭기 401의 비반전 노드 또는 단자 (+)를 정의한다. 13으로 표시된 노드 또는 단자는 연산 증폭기 401의 반전 (-) 노드 (또는 단자)를 정의하며, 이것은 또한 제4도의 클리퍼나 스윙 검출기의 두 입력 단자들 중의 하나이다.

전체적으로 고려된 제4도의 클리퍼나 스윙 검출기에서 11로 표시된 노드 또는 단자는 두 입력 단자들 중의 하나이다. 노드 11은 질적인 접지로서 가능하는 내부 노드이다. 저항 R1은 노드 11 및 7로 표시된 단자 사이에 접속되며, 이 단자는 제4도의 클리퍼 또는 스윙 검출기의 나머지 입력 단자이다.

연산 증폭기 401에는 연산 증폭기 401의 출력 OA로부터의 입력 접속과 부하로서의 저항 R1과 함께 노드 11으로의 비반전 출력 접속을 가지는 귀환 증폭기에의해, 그 출력 OA로부터 그 비반전(-) 입력 11로의 축퇴 귀환이 제공된다. 상기 귀환 증폭기는 비반전 출력 접속 I0로서 제4도에 도시되어진 클리퍼나 스윙 검출기의 출력 단자로의 또 다른 출력 접속을 가진다.

귀환 증폭기는 에미터 부하로서 저항 R1을 가지며, Q3의 에미터로부터 제4도의 클리퍼 또는 스윙 검출기의 비반전 출력 접속 (NO)로의 접속을 가지는 Q3의 공통-에미터-증폭기 접속으로서 제4도에 도시되어 있다.

에미터 부하로서의 저항 R1과 함께, 공통-에미터 증폭기로서 접속된 바이폴라 트랜지스터 Q3에 의해 제공된 귀환 증폭기는 트랜스리지스턴스 증폭기로서 도시될 수 있으며, Q3는 전류-전압 변환 소자로서 저항 R1을 구동하기 위한 전류 증폭 장치로서 기능한다. 그러나, 공통-드레인-증폭기 또는 소오스-플로워 접속에서의 저임계-전압 전계-효과 트랜지스터는 바이폴라 트랜지스터 Q3를 대치할 수 있다. Q2 및 Q5의 콜렉터 전류 차는 노드 OA에서 표유 커패시턴스로 충전시켜서, 전계-효과 트랜지스터가 상호 컨덕티브 증폭 장치로서 응답하는 전압을 제공한다. 연산 증폭기 401이 상호 컨덕턴스 증폭기라기보다는 전압 증폭기라면, 바이폴라 트랜지스터 Q3나 저-임계전압 전계-효과 트랜지스터 중 어느 하나가 귀환 증폭기로서 전압 증폭기를 형성하기 위해 부하로서의 저항 R1과 협력하는 상호 컨덕티브 증폭 장치로서 기능할 것이다.

제1도의 전파 정류기 및 검출기 회로는 VHS 타입의 비디오 카트리지 레코더(VCR)의 재생 전자 장치에 포함되기 위한 것이나; 이러한 재생 전자 장치를 설명하기에 앞서, VHS 녹화에 관한 몇몇 배경 정보가 제공된다. VHS 녹화에서는, 복합 영상 신호에 포함된 휘도 및 색 정보가 서로 분리된다. 녹화를 위해 공급된 색 정보는 억압된 629KHz 컬러-언더 반송파의 직각 진폭 변조(quadrature amplitude modulation : QAM) 측파대를 포함하는 컬러-언더 신호를 발생하는 다운 변환에서 4.21MHz 반송파의 4상 중 하나와 혼합된다. 4.21MHz 반송파의 위상 정합은 복합 영상 신호의 라인들 및 필드들에 의해 결정됨에 따라 한 라인씩에 기초하여 선택되며, 선택 신호는 복합 영상 신호로부터 분리된 수평 및 수직 동기 펄스들의 카운트들을 디코딩함으로써 발생된다. 휘도 정보는 좀더 높은 주파수의 휘도 반송파를 주파수-변조하기 위해 사용된다. 결과하는 FM 신호에서는 동기 팁들이 약 3.4MHz에 있으며 ; 흑 레벨은 약 3.7MHz에 있으며, 백 레벨은 약 4.4MHz에 있다. 이 FM 신호는 바이어스 주파수로서 컬러-언더 측파대들에 더해지며, 결과하는 합 신호는 프리-엠퍼시스 되며VCR 타입의 수송기에 의해 수직 주사되는 비디오 테이프를 녹화하기 위해 사용된다.

제3도는 제1도의 전파 정류기 및 검출기 회로가 포함되도록 설계된 VHS 타입의 비디오 카트리지 레코더(VCR)를 위한 재생 전자 장치를 도시한다. 비디오 테이프가 재생될 때, 컬러-언더 측파대 및 FM 신호가 서로 분리된다. 저역 통과 필터 309는 컬러-언더 측파대들을 복구하며, 이것은 가변 이득 제어 증폭기 301에 공급된다. 고역통과 필터 311은 FM 신호를 복구하며, 이 신호를 수평 및 수직 동기 펄스들과 함께 휘도 신호를 재생하기 위해, 펄스-계수형의 FM 검출기 313이 복조된다.

발진기 315는 4.21 MHz의 반송파를 공급하며, 그 위상 정합은 재생동안의 복합 영상 신호의 라인 및 필드의 카운트들에 따라 한 라인씩에 기초하여 선택되나 또한 재발생된 휘도 신호로부터 분리된 수평 및 수직 동기 펄스들을 카운트함으로써 얻어진다. 특히, 수평 동기 분리기 317은 FM 검출기 313의 출력 신호로부터 수평 동기 펄스들을 분리하여 모듈로 -4 주사선 카운터 319에 의해 카운트하며, 수직 동기 분리기 321은 FM 검출기 313의 출력 신호로부터 수직 동기 펄스들을 분리하여 모듈로 -2 필드 카운터 323에 의해 카운트한다.

업-컨버터 325는 발진기 315로부터의 4상중 하나의 4.21MHz 반송파로 가변 이득 제어 증폭기 301로부터의 컬러-언더 측파대를 헤테로다인하여, 3.58MHz 부반송파를 가지는 색 측파대를 재발생한다. 3.58MHz의 중심 주파수를 가지는 대역-통과 필터 351은 업-컨버터 325의 출력 신호에 응답하여, 영상 측파대들로부터의 재 발생된 3.58MHz의 색 측파대들을 분리한다. 조합 회로 327은 필러 351로부터의 상기 재발생된 3.58MHz의 색 측파대들을 FM 검출기 313으로부터의 상기 재 발생된 휘도 신호와 결합시켜서 VCR 재생 전자 장치에 위치된 저 레벨 텔레비젼 신호 송신기에서의 영상 반송파를 변조하는 영상 변조기 329로 공급되는 복합 영상 신호를 재 발생한다.

컬러-언더 측파대들의 피크 진폭은 업-컨버터 325에서의 4.21MHz와의 혼합에 앞서 가변 이득 제어 증폭기 301을 사용하여 규제된다. 이것은 업-컨버터 325에서 혼합기를 과부하시키는 것을 피하게하며, 반면 동시에 혼합기의 전 다이나믹 영역을 사용하는 것이다. 가변 이득 제어 증폭기 301은 CONTROLLED GAIN AMPLIFIER WITHOUT DC SHIFT OR SIGNAL PHASE REVERSAL IN LOAD CURRENT란 제목하에 1992년 7월 10일 특허허여된 미합중국 특허번호 07,896,442에서 jack Craft에의해 서술된 향상된 타입의 것이다. 가변 이득 제어 증폭기 301은 ACC 루프에의해 그 이득이 제어되며, 이 ACC 루프는 가변 이득 제어 증폭기 301에 더해서, 증폭기 301로부터의 컬러-언더 신호에 응답하여 기준전압 V_REF1으로서 언급된 상기 신호를 공급하는 증폭기 303, 참조된 컬러-언더 신호의 버스트 영역들을 위한 검출기들 12 및 14를 포함하는 전파 정류기, 검출기 12 및 14에의해 그들로부터 인출된 전파 정류된 컬러-언더 신호의 컬러-동기화 버스트 신호에 응답하여 페디스를 전압 V_REF2에 더해진 전파 정류 버스트 전압을 공급하는 전류, 전압 변환기 16, 전류-전압 변환기 16으로부터 공급된 전파 정류 버스트에 응답하여 컬러-언더 신호의 진폭을 측정하는 신호를 발생하는 피크 검출기 18 및 컬러-언더 신호의 진폭을 측정하는 신호가 기준 전압 V_REF3를 초과하려는 경향이 있는 양에 의존하여 가변 이득 제어 증폭기 301를 위한 이득 제어 신호를 발생하는 비교기 22를 포함한다.

상기 AGC는 본래 키잉된 것이며, 검출기들 12 및 14는 컬러 버스트가 발생할 때 버스트 게이트 신호 V_GATE가 공급되었을 때에만 인에이블된다. 버스트 게이트 신호는 수평 동기 분리기 317로부터의 수평 동기 펄스들을 수신하여, 텔레비젼 영상을 나타내며 컬러 버스트 정보를 포함하는 주사선들동안 각 수평 동기 펄스 후 소정의 시간동안(이들 동기 펄스들에 응답하여) 버스트 게이트 신호 V_GATE를 발생하는 버스트 게이트 발생기 331에 의해 발생된다. 버스트 게이트 발생기 331은 라인 카운터 319로부터의 주사선 카운트나 수직 동기 분리기 321로부터의 분리된 수직 동기 펄스들을, 버스트 게이팅 펄스들이 수직 소거 구간동안 불연속 일때를 결정하기 위해 사용되는 정보로서 수신할 수 있을 것이다. 이러한 접속들 양쪽은 비록 기껏해야 그들 중 하나만 보통의 행에서 사용되지만 제3도에 도시된다.

제3도의 키드(keyed) AGC는 컬러 버스트가 업-컨버젼 후에 3.58 MHz에서 검출되기보다는 업-컨버젼 전에 컬러-언더 신호로부터 629MHz에서 검출된다는 점에서 종래의 VCR 들의 재생 전자 장치에서 직면하는 것들과 다르다 VIDEO SIGNAL RECORDING SYSTEM ENABLING BANDWIDTH RECORDING AND PLAYBACK이란 제목으로 1992년 3월 12일 C.H STROLLE 등에게 특허여된 미합중국 특허번호 5,113,262에서 일반적으로 설명된 타입중 하나와 같은 좀더 새로운 타입들의 VCR 에서는 주파수-변조된 루마 반송파로부터 복조된 휘도신호 및 컬러-언더 신호를 위한 시간축 보정기들을 사용하는 것이 바람직하다. 미합중국 특허번호 5,113,262는 크로마 측파대들을 분리하는 시간축 보정된 컬러-언더 신호와 이들 측파대들과 인터리브된 움직임 신호의 디지털 필터링을 설명한다. 시간축 보정기들은 테이프의 재생중 복구되는 신호들로부터 유래된 시간축에 따라 기입되며, 인접 주사선들에 걸친 횡단선 디지털 필터링을 용이하게 하는 좀더 안정된 시간축에 따라 독출되는 디지털 메모리를 사용한다. 휘도 신호 및 컬러-언더 신호는 그들의 디지털 메모리에 기입될 수 있기전에 디지털화 되어야만하며; 효과적인 가격의 아날로그-디지털 변환기에서 제한된 비트수의 해상도 (예를 들면, 8)를 좀더 효과적으로 사용하기 위해, 그 디지털화에 앞서 컬러-언더 신호를 이득 제어하는 것이 질적으로 필요하다. 가변 지연 시간축 보정 및 아날로그-디지털 변환기와 복합 영상 신호를 위한 보통의 색 대역으로의 업-컨버젼 사이의 많은 처리 단계들은 업-컨버젼후에 버스트 진폭을 검출하는 자동 이득 제어(AGC) 루프에서의 트래킹 문제들을 일으키기 쉬우며, 이 루프는 자동 색 제어(ACC) 루프로서 좀 더 특징지어질 수 있다.

컬러-언더 신호로부터의 629 KHz에서의 컬러 버스트의 검출은 3,58MHz에서의 컬러 버스트의 통상적인 검출보다 성취하기가 더 어려우나, 버스트 게이트 구간동안 검출에 이용할 수 있는 싸이클들의 수가 감소되기 때문에, 단지 컬러 버스트의 1.5 싸이클들이 각 주사선의 버스트 게이트 구간동안 629KHz에서 발생한다. 키드 동기 검출을 사용하여 잡음-면역을 성취하는 것은 더 이상 편리하지 않다. 이들 좀 더 적은 싸이클들의 629KHz 컬러 버스트 피크 검출 및 이들 간헐적으로 검출된 629KHz 컬러 버스트들을 가변 이득 제어 증폭기 301로의 공급을 위한 연속된 직접 제어 전위로 확대하기 위한 필터링은 3.58MHz에서의 컬러 버스트의 통상적인 검출보다 더 많은 문제점들을 나타낸다. 본 발명을 구현하는 전파 정류기 회로는 이들 문제점들을 극복하기 위해 개발되었다.

제3도의 크로마 버스트 검출기 시스템의 부분으로서 반파 정류기들 12 및 14와 전류-전압 변환기 16의 동작이 제2도의 파형도를 참조하여 좀더 쉽게 설명되어질 것이다. 제2도의 파형 A는 제1도의 단자들 19 및 21 간에 공급되는 교류 입력 신호 V_IN이다. 제3도에 도시된 증폭기 303의 출력에서 생성된 V_REF1로 참조되는 컬러-언더 신호를 나타내는 파형 A는 시간 t₁및 t₂간에 발생하는 버스트신호 및 시간 t₃및 t₄간에 발생하는 라인 정보 신호를 포함한다.

라인 정보 신호는 두 개의 색-차 신호들을 인코딩하는 QAM 측파대들을 포함한다. 629KHz의 주파수에 발생하는 버스트 신호는 기준 신호이며, 증폭기 301의 이득을 제어하기 위해 적절하게 검출되는 것이 중요하다.

버스트라고 확인되는 파형 A의 부분을 참조할 때 버스트 신호는 V_REF1에 대해 상향 및 하향하며, 수밀리 볼트에서 1 볼트 이상에 이를 수 있는 진폭을 가지는 교류 신호이다. 파형 B는 시간 t₁으로부터 t₂까지 하이인 게이팅 신호 V_GATE이다. 파형 B는 제3도의 버스트 게이트 발생기 331로부터 공급되며 ; 제1도에서 이 파형은 소오스 205에의해 발생되어 단자 207에 공급된다.

앞서 설명된 바와 같이 V_GATE가 하이일 때, 반파 정류기들 12 및 14는 인에이블되며, V_GATE가 로우일 때, 반파 정류기들 12 및 14는 디스에이블 된다. 결과적으로, V_GATE가 하이인 경우에만, 앞서 설명된 바와 같이 제2도의 파형 C에 도시된 것으로서, V_REF2에 중첩된 전파 검출 신호를 생성하기 위해 검출된 버스트 신호의 양 및 음의 파형이 존재한다.

V_REF2에 중첩된 전파 정류 신호 (V_FN)는 파형 A에 도시된 타입의 버스트 신호에 응답하여 제1도 회로의 노드 164에서 발생되는 신호이다. 164에서의 V_FN신호는 피크 검출기의 트랜지스터 Q14의 베이스 단자에 공급되며, 에미터-플로워 작용에의 해 캐패시터 C1을 노드 164에서의 (V_BE강하보다 적은) 신호값으로 충전시킨다.

피크 검출기 18의 출력 182에서의 전압 (V_PK)은 제2도의 파형 D에 도시된 바와같이, V_GATE가 하이일 때, 게이팅 주기동안 증가한다. 게이팅 주기의 끝을 뒤따라, 충전 캐패시터 C1은 파형 D에 도시된바와 같이 R4 및 비교기 22의 입력 컨덕턴스를 통하여 천천히 방전된다. C1 및 R4 (및 비교기 22의 입력 콘덕턴스)의 값들을 C1이 매우 천천히 방전되도록 하는 것이다.

상기 설명처럼, 게이팅 주기 t₁에서 t₂동안 Q20을 통한 전도 및 Q21을 통한 전도는 턴-오프된다. 게이팅 주기가 끝난후 (게이팅 신호가 로우), Q21을 통한 전도는 턴-온되어 노드 164 및 Q14의 베이스 단자를 접지 전위 또는 거의 접지인 전위로 클램프 한다. 이것은 어떠한 신호가 전류-전압 변환기 16으로부터 피크 검출기로, 그 결과 캐패시터 C1으로 입력되는 것을 방지한다.

피크 검출기의 출력 V_PK는 Q15 및 Q16으로 구성된 차동 증폭기의 한 입력을 한정하는 Q15의 베이스단자에 공급된다. 기준 전압 V_REF3는 Q17의 베이스 단자에 공급되며, 그 에미터 전압(V_REF3-V_BE)은 Q15와 에미터-접속된 차동 증폭기 Q16의 베이스 단자에 공급된다. 따라서, 노드 182에서의 전압 V_PK가 Q16의 베이스 단자에서의 전압보다 클 때, Q15는 전도하며, 그 콜렉터에서의 전압 V₁은 Q16의 콜렉터 단자에서의 전압 V₂보다 작다. 한편 노드 182에서의 전압이 Q16의 베이스 단자에서의 전압보다 작을 때, V₁은 V₂보다 크다. 푸시풀 전압 V₁및 V₂는 제3도에 도시된 바와 같은 증폭기 301의 이득을 제어하며 다른 제어 기능들을 수행하기 위해 사용될 수 있다.

제1도의 진폭 피크 검출기는 3.58MHz 컬러 버스트가 검출되는 ACC 루프에서 컬러 버스트의 피크 진폭을 검출하기 위해 선택적으로 사용될 수 있다. 키드 동기 검출기와는 달리, 제1도의 진폭 피크 검출기는 잡음-면역이 아니다. 그러나, 잡음 상태에 있는 색차 신호들의 진폭을 감소하는 것은 때때로 VCR이나 TV세트 설계자들에 의해 의도적으로 추구된다. 제1도의 진폭 피크 검출기는 원하여지는 곳에서 키드 동기 검출을 제공하기 위해 간단하게 변경된다. 이것은 노드 201로부터 떨어진 저항 R5의 일단을 연속 동작 전위 V_CC가 아니라 3.58MHz 비율로 0으로 변환된 동작 전위 V_CC에 접속함으로서 되어질 수 있다. 선택적으로, 3.58MHz의 구형파 전류원이 노드 201에 공급될 수 있다.

제4도 및 제5도에 도시된 배치들은 또한 당 분야에 숙련되고 앞서의 설명에 친숙한 자들이 이해함에 따라, 특히 신호 클리핑 또는 키잉 능력을 (또는 텔레비젼 수신기들을 위한 키드 동기신호 분리기에서처럼, 양쪽의 경우) 가지는 증폭기를 바랄 때, 증폭기들로서의 좀 더 일반적인 유용성을 가진다. 예로서, 전파 정류를 수행하기 위한 제1도에 도시된 검출기들 12 및 14의 접속은 절대치 회로가 뒤따르는 신호 코어러(corer)로서의 사용을 위해 변경될 수 있다; 이것은 영상 신호들을 위한 움직임 검출기들에서 사용되는 기능이며, 예를 들어, 상기 기능은 영상 신호들에서의 프레임대 프레임 차들을 결정한 후 프레임대 프레임 랜덤 잡음에 대한 면역을 나타내는 움직임 표시를 발생하기 위해 사용된다. 이러한 변경에서, 검출기 12의 입력 단자 11N은 하향하는 잡음의 로우 레벨들에 대한 Q3N 콜렉터 전류 응답을 억압하기 위해서 그 입력 단자 7N에서의 V_REF1으로부터 전위에 있어서, 음으로 오프셋될 것이며; 검출기 14의 입력 단자 7P는 상향하는 잡음의 로우 레벨들에 대한 Q3P의 콜렉터 전류 응답을 억압하기 위해 그 입력 단자 11P에서의 V_REF1전위로부터 전위에 있어서 양으로 오프셋될 것이다.

다음의 청구 범위를 해석할 시, 당 분야에 숙련된 자에게 있어서는 특별히 개시되고 청구된 바람직한 시예들의 다양한 변형을 설계하는 것이 상기한 명세서와 친숙해짐에 의해 시될 수 있다는 것을 고려해야 한다. 그러한 변형들은 다음의 청구범위들 상에서 보다 넓은 범위내에 포함될 수 있을 것이다.

Claims

입력단 및 출력단과 ; 비반전 입력 노드, 반전 입력 노드 및 출력 노드를 가지는 차동 입력 증폭기와 ; 상기 출력 노드에 입력 접속을 가지며, 축퇴 귀환 루프의 달성 및 상기 반전 노드의 전위와 동일하게 상기 비반전 노드의 전위를 유지하려는 상기 반전 입력 노드로 전류를 제공하기 위해 상기 비반전 입력 노드에 제1출력 접속을 가지며, 상기 출력단에 제2출력 접속을 가지는 귀환 증폭기와 ; 상기 비반전 입력 노드와 입력 단간에 옴값을 가지는 저항소자와 ; 기준 전압을 상기 반전 입력 노드와 상기 입력단 중의 하나에 공급하며, 상기 기준 전압에 대해 변화하는 교류 신호를 상기 반전 입력 노드와 상기 입력단중의 나머지 하나에 공급하는 수단을 포함하여 이루어진 것을 특징으로 하는 회로.
제1항에 있어서, 상기 귀환 증폭기는 : 주 도전로의 양단들을 정의하는 제1 및 제2전극들 및 제어전극을 가지며, 상기 제1전극은 상기 출력단에 접속되며, 상기 제2전극은 상기 비반전 노드에 접속되며, 상기 제어 전극은 상기 출력 노드에 접속되어 이루어진 트랜지스터를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 차동 입력 증폭기는 서로 에미터 접속된 차동 증폭 구조로서 이루어진 제1도전형의 제1 및 제2트랜지스터를 포함함을 특징으로 하며; 상기 귀환 증폭기는 상기 제1도전형에 대하여 상보적인 제2도전형의 제3 트랜지스터를 포함함을 특징으로 하며 ; 각 트랜지스터는 도전로의 양단을 정의하는 제1 및 제2전극들, 및 제어 전극을 가짐을 특징으로 하며 ; 상기 제1 및 제2트랜지스터들의 상기 제1전극은 공통 접속되며, 전류원을 통하여 동작 전위의 제1점에 접속됨을 특징으로 하며 ; 상기 제1트랜지스터의 제어 전극 및 상기 제3 트랜지스터의 제2전극은 상기 비반전 입력 노드에 접속됨을 특징으로 하며 ; 상기 제2트랜지스터의 제어 전극은 상기 반전 입력 노드에 접속됨을 특징으로 하며 ; 그리고 상기 제2트랜지스터의 상기 제2전극 및 상기 제3 트랜지스터의 제어 전극이 상기 출력 노드에 접속됨을 특징으로 하는 회로.
제3항에 있어서, 상기 차동-입력 증폭기는 ; 각각 도전로의 양단들을 정의하는 제1 및 제2전극들을 가지며, 제어 전극을 가지는 상기 제2도전형의 제4및 제5 트랜지스터들 ; 제1트랜지스터의 제2전극 및 동작 전위의 제2점 사이에 제4트랜지스터의 도전로를 접속시키며, 제2트랜지스터의 제2전극 및 동작 전위의 상기 제2점 사이에 제5 트랜지스터의 도전로를 접속시키는 수단 ; 및 상기 제4및 제5 트랜지스터들의 제어 전극들을 상기 제1트랜지스터의 제2전극에 접속시키는 수단을 포함하여 이루어진 전류 미러 증폭기를 더 포함함을 특징으로 하는 회로.
제4항에 있어서, 상기 트랜지스터들이 바이폴라 트랜지스터들임을 특징으로 하는 회로.
제3항에 있어서, 상기 제1, 제2 및 제3 트랜지스터들은 바이폴라 트랜지스터들임을 특징으로 하며, 각 트랜지스터에서, 상기 제1전극은 에미터이며, 상기 제2전극은 콜렉터이며, 상기 제어 전극은 베이스임을 특징으로 하는 회로.
제6항에 있어서, 상기 전류원이 베이스, 에미터 및 콜렉터를 가지는 상기 제1도전형의 제4트랜지스터를 포함함을 특징으로 하며 ; 상기 제4트랜지스터의 상기 콜렉터가 상기 제1 및 제2트랜지스터들의 에미터 들에 접속됨을 특징으로 하며 ; 상기 제4트랜지스터의 상기 에미터는 동작 전위 상기 제1점에 접속됨을 특징으로 하며 ; 그리고 고정된 바이어스 전위는 선택된 시간 주기 동안 상기 제4트랜지스터의 베이스에 선택적으로 공급되어 상기 주기동안 증폭기를 인에이블 시킴을 특징으로 하는 회로.
상기 증폭기는 상기 제1트랜지스터의 제2전극으로부터의 입력 접속을 가지며, 상기 제2트랜지스터의 제2전극으로의 출력 접속을 가지는 전류 미러 증폭기를 더 포함함을 특징으로 하는 회로
제8항에 있어서, 상기 전류 미러 증폭기는 : 그들을 통한 각각의 주요 도전로의 양단들을 한정하는 각각의 제1 및 제2전극들을 각각 가지며 각각의 제어 전극을 각각 가지는 제4및 제5 트랜지스터들 ; 동작 전위의 제2점과 상기 전류 미러 증폭기의 입력 접속 사이에 상기 제4트랜지스터의 주요 도전로를 접속시키는 수단 ; 동작 전위의 제2점과 상기 전류 미러 증폭기의 출력 접속 사이에 상기 제5 트랜지스터의 주요 도전로를 접속시키는 수단 ; 상기 제4트랜지스터의 제어 전극에서의 전위를 조절하여 상기 제1트랜지스터의 제2전극을 통한 전류 흐름에 따라, 상기 제4트랜지스터의 주요 도전로를 통한 전류 흐름을 조절하기 위한, 상기 전류 미러 증폭기의 입력 접속으로부터 상기 제4트랜지스터의 제어 전극으로의 귀환 접속 ; 및 상기 제5 트랜지스터의 제어 전극에서의 전위를 조절하여 상기 제4트랜지스터의 제어 전극에서의 전위와 사상 동일하게 하는 수단을 포함함을 특징으로 하는 회로.
때때로 특별한 극성이 있는 둘 사이에 변하는 입력 신호 전압을 수신하는 제1 및 제2신호 입력단들 ; 동작 전위의 둘 사이로의 공급을 위한 제1 및 제2전원단들 ; 각 트랜지스터가 베이스, 에미터 및 콜렉터를 가지는 제1도전형의 제1, 제2제3 및 제4바이폴라 트랜지스터들 ; 상기 제2트랜지스터의 베이스를 상기 제1신호 입력단에 접속시키는 수단 ; 상기 제3트랜지스터의 베이스를 상기 제2트랜지스터의 콜렉터에 접속시키는 수단 ; 상기 제3트랜지스터의 콜렉터 및 상기 제1트랜지스터의 베이스를 제1노드에 접속시키는 수단 ; 상기 제1노드와 상기 제2신호 입력단 사이에 저항을 제공하는 저항 수단 ; 상기 제2전원단 및 상기 제1 및 제2트랜지스터들의 콜렉터들 사이에 접속되는 전류 공급 수단 ; 제1 및 제2트랜지스터들의 에미터들을 제2노드에 공통 접속시키는 수단 ; 상기 제2노드 및 상기 제1전원단 사이에 상기 제4트랜지스터의 콜렉터-에미터간 통로를 접속시키는 수단 ; 상기 특별한 극성인 상기 입력 신호 전압에 응답하여서만 콜렉터 전류를 도전하도록 상기 제3 트랜지스터가 조절되는 그렇지 않으면 비 도전성일 도전에 응답하여, 순방향 바이어스를 상기 제4트랜지스터의 베이스 전극에 선택적으로 공급하여 다른 경우라면 도전을 위한 비전도성의 콜렉터-에미터간 통로를 조절하느 수단 ; 및 상기 특별한 극성의 상기 입력 신호 전압의 부분들에 응답하여 흐르는 상기 제3 트랜지스터의 에미터 전류를 출력 신호로서 사용하는 수단을 포함함을 특징으로 하는 회로.
제10항에 있어서, 상기 제1 및 제2신호 입력단들 사이에 신호를 공급하는 상기 수단이 : 제1기준 전압을 상기 제1 및 제2신호 입력단들 중 하나에 공급하는 수단 ; 및 상기 제1기준 전압에 대해 변하는 교류 전류 신호를 각 싸이클의 1/2동안 상기 제3 트랜지스터 및 상기 저항 수단을 통해 전류를 생성하는 상기 제1 및 제2신호 입력단들 중 나머지 한 단자에 공급하며, 전류는 상기 1/2 싸이클 동안 상기 교류 신호의 진폭이 증가함에 따라 증가하는 수단을 포함함을 특징으로 하는 회로.
제10항에 있어서, 상기 제1 및 제2신호 입력단들 사이에 신호를 공급하는 수단은 ; 제1기준 전압을 상기 제1신호 입력단에 공급하는 수단 ; 및 상기 제1기준 전압에 대해 변화하는 교류 전류 신호를 상기 제3 트랜지스터 및 상기 저항 수단을 통하여 전류를 생성하는 상기 제2신호 입력단에 공급하며, 전류는 상기 교류 신호의 진폭이 상기 제1기준 값보다 더 하향함에 따라 증가하며, 상기 제1교류 신호의 진폭이 상기 제1기준값에 대해 양일 때, 대략 0과 같은 수단을 포함함을 특징으로 하는 회로.
제10항에 있어서, 상기 제1 및 제2신호 입력단들 사이에 신호를 공급하는 상기 수단은 ; 제1기준 전압을 상기 제2신호 입력단에 공급하는 수단 ; 및 상기 제1기준 전압에 대해 변하는 교류 신호를 상기 제3 트랜지스터 및 상기 저항 수단을 통하여 전류를 생성하는 상기 제1신호 입력단에 공급하며, 전류는 상기 교류 신호의 진폭이 상기 제1기준 값보다 더 양으로 감에 따라 증가하며, 상기 제2교류 신호의 진폭이 상기 제1기준값에 대해 음일 때 대략 0과 같은 수단.
제10항에 있어서, 상기 제2전원단 및 상기 제1 및 제2트랜지스터들의 콜렉터 단자들 사이에 접속된 상기 전류 공급 수단이 : 상기 제1트랜지스터의 제2전극으로부터의 입력 접속을 가지며, 상기 제2트랜지스터의 제2전극으로의 출력 접속을 가지며, 상기 제2전원단으로의 공통 접속을 가지는 전류 미러 증폭기를 포함함을 특징으로 하는 회로.
제14항에 있어서, 상기 전류 미러 증폭기는 : 그들을 통한 각각의 주요 도전로의 양단들을 한정하는 각각의 제1 및 제2전극들을 각각 가지며, 각각의 제어 전극을 각각 가지는 제4및 제5 트랜지스터들 ; 상기 전류 미러의 공통 및 입력 접속들 사이에 상기 제4트랜지스터의 주요 도전로를 접속시키는 수단 ; 상기 전류 미러의 공통 및 출력 접속들 사이에 상기 제5트랜지스터의 주요 도전로를 접속시키는 수단 ; 상기 제4트랜지스터의 제어 전극에서의 전위를 조절하여 상기 제1트랜지스터의 제2전극을 통한 전류 흐름에 따라 상기 제4트랜지스터의 주요 도전로를 통한 전류 흐름을 제어하는, 상기 전류 미러의 입력 접속으로부터 상기 제4트랜지스터의 제어 전극으로의 귀환 접속 ; 및 상기 제5 트랜지스터의 제어 전극에서의 전위를 조절하여 상기 제4트랜지스터의 제어 전극에서의 전위와, 질적으로 같게하는 수단을 포함함을 특징으로 하는 회로.
제1 및 제2신호 입력단들 ; 동작 전위의 그들 사이로의 공급을 위한 제1 및 제2전원단들 ; 각 트랜지스터가 도전로의 양단들을 한정하는 제1 및 제2전극들 및 제어 전극을 가지는, 제1도전형의 제1 및 제2트랜지스터들 및 상기 제1도전형에 상보적인 제2도전형의 제3 트랜지스터 ; 제1 및 제2트랜지스터들의 제1전극들을 제1노드에 공통 접속시키는 수단 ; 인에이블 되었을 때 상기 제1 및 제2트랜지스터들이 차동 증폭단으로서 작용하도록 하는 상기 제1노드와 상기 제2전원단 사이에 선택적으로 인에이블되는 전류원을 접속시키는 수단 ; 상기 제3 트랜지스터의 제어 전극을 상기 제2트랜지스터의 제2전극에 접속시키는 수단 ; 상기 제2트랜지스터의 제어 전극을 상기 제1신호 입력단에 접속시키는 수단 ; 상기 제3 트랜지스터의 제2전극 및 상기 제1트랜지스터의 제어 전극을 제2노드에 접속시키는 수단 ; 상기 제2노드 및 상기 제2신호 입력단간의 전류를 위한 저항로를 제공하며, 상기 저항로는 상기 제2노드 및 상기 제2신호 입력단간의 저항값 R을 나타내는 수단 ; 상기 제2전원단 및 상기 제1 및 제2트랜지스터들의 제2전극들 사이에 접속된 전류 공급 수단 ; 및 상기 제1 및 제2신호 입력단들 사이에 교류 신호를 제공하며, 그것에 응답하여 그 진폭이 R로 나뉘어진 교류 신호 진폭의 함수인 상기 제3 트랜지스터의 도전로를 경유하여 일 방향 출력 전류를 발생하는 수단을 포함함을 특징으로 하는 회로.
입력 신호의 공급을 위한 것이며, 영역들이 게이팅 구간들 동안의 절대치에 기초하여 검출되어지는 입력 신호단 ; 상기 입력 신호단으로부터 각각의 입력 신호들을 수신하기 위해 접속되며, 제1클리핑 수단은 제1기준 전위보다 더 음인 상기 입력 신호의 영역들에 선형적으로 응답하여 각각의 출력 신호를 공급하는 출력단을 가지며, 제2클리핑 수단은 제2기준 전위보다 더 양인 상기 입력 신호의 영역들에 선형적으로 응답하여 각각의 출력 신호를 공급하는 출력단을 가지는 제1 및 제2선택적으로 인에이블 되는 클리핑 수단 ; 및 결합된 출력 신호를 발생하는 상기 제1 및 제2클리핑 수단의 출력 신호들은 제2기준 전위로부터 멀어지는 방향으로 제1기준 전위를 지나 스윙하거나 상기 제1기준 전위로부터 멀어지는 방향으로 상기 제2기준 전위를 지나 스윙하는 영역들을 상기 입력 신호의 절대치에 기초하여 검출하는 신호합 수단을 포함하는 회로에 있어서, 상기 제1클리핑 수단이 ; a) 상기 입력 신호단에 접속되는 제1단을 가지며, 제2단을 가지며, 그 제1단 및 제2단들 사이에서 제1옴값을 나타내는 제1저항 소자 ; b) 상기 제1기준 전위가 공급되는 반전 입력 노드를 가지며, 상기 제1저항 소자의 제2단에 접속되는 비반전 입력 노드를 가지며, 출력 노드를 가지는 제1차동-입력 증폭기 ; 및 c) 상기 제1차동-입력 증폭기의 출력으로부터의 입력 접속을 가지며, 상기 제1클리핑 수단의 출력단으로의 공통 접속을 가지며, 상기 제1차동-입력 증폭기의 비반전 입력 노드로의 출력 접속을 포함함을 특징으로 하며, 상기 제2클리핑 수단이 ; d) 상기 입력 신호단에 접속되는 제1단을 가지며, 제2단을 가지며, 그 제1 및 제2단들사이에서 제2옴값을 나타내는 제2저항 소자 ; e) 상기 제2기준 전위가 공급되는 비 반전 입력 노드를 가지며, 상기 제2저항 소자의 제2단에 접속되는 반전 입력 노드를 가지며, 출력 노드를 가지는 제2차동-입력 증폭기 ; 및 f) 상기 제2차동-입력 증폭기의 출력 노드로부터의 입력 접속을 가지며, 상기 제2클리핑 수단의 출력단으로의 공통 접속을 가지며, 상기 제2차동-입력 증폭기의 비반전 입력 노드로의 출력 접속을 가지는 제2전류 귀환 증폭 수단을 포함함을 특징으로 하는 회로.
제17항에 있어서, 상기 제1 및 제2기준 전위들이 서로와 동일하며, 상기 제1 및 제2선택적으로 인에이블되는 클리핑 수단은 각각 제1 및 제2선택적으로 인에이블 되는 정류 수단이됨을 특징으로 하는 회로.
제18항에 있어서, 상기 제1 및 제2선택적으로 인에이블되는 정류 수단이 상기 게이팅 구간동안 인에이블됨을 특징으로 하며 ; 상기 게이팅 구간이 크로마 버스트 신호에 해당함을 특징으로 하는 회로.
제19항에 있어서, 상기 합 수단으로부터의 전류에 응답하여 상기 게이팅 구간동안 상기 교류 신호의 절대치에 비례하는 전파 정류 전압을 발생하기 위해 접속되는 전류-전압 변환기를 더 포함함을 특징으로 하는 회로.
전류-전압 변환 수단으로부터의 전압의 피크를 검출하기 위해 접속되는 피크 검출 수단 ; 및 상기 피크 검출 수단에 따르는 저역 통과 필터 수단을 더 포함함을 특징으로 하는 회로.
제21항에 있어서, 상기 저역 통과 필터 수단에 접속되며, 그것에 응답하여 가변이득 증폭기에 접속된 제어 신호를 발생하는 제어 수단을 더 포함함을 특징으로 하는 회로.
제1 및 제2입력 신호단들 및 출력 신호단 ; 각 단이 a) 비반전 입력 노드, 반전 입력 노드 및 출력 노드를 가지는 증폭기. b) 상기 출력 노드 및 상기 비반전 입력 노드 사이에 접속되어 그들간에 축퇴귀환을 제공하며, 상기 비반전 입력 노드로 전류를 공급하는 귀환 증폭기. c) 옴값을 가지는 저항소자 및 d) 상기 비반전 입력 노드 및 입력 단자 사이에 상기 저항 소자를 접속시키는 수단을 포함하며, 각 귀환 증폭기가 전류 출력 단자를 가지는 제1 및 제2반파 정류기단들 ; 제1반파 정류기단의 반전 입력 노드 및 제2반파 정류기단의 입력 단을 상기 전파 정류기를 위한 상기 제1입력 신호 단자에 함께 접속시키는 수단 ; 제1반파 정류기 단의 입력 단자 및 제2반파 정류기 단의 반전 입력 노드를 상기 전파 정류기를 위한 상기 제2입력 신호 단자와 함께 접속시키는 수단 ; 및 제1 및 제2반파 정류기단들의 전류 출력 단자를 상기 전파 정류기를 위한 상기 출력 신호 단자와 함께 접속시키는 합 수단을 포함함을 특징으로 하는 전파 정류기.
제23항에 있어서, 각 단의 반전 입력 노드들 및 입력 단자를 상기 제1 및 제2신호 입력 단자들에 접속시키는 상기 수단은 상기 제1 및 제2신호 출력들 중 하나에는 기준 전압을 공급하며, 상기 제1 및 제2신호 입력 단자들 중 나머지 하나에는 상기 기준 전위에 대해 변하는 교류 전압을 공급하는 수단을 포함함을 특징으로 하는 전파 정류기.
영역들이 절대치에 기초하여 검출되어질 입력 신호의 그곳으로의 공급을 위한 입력 신호 단자 ; 제1클리핑 수단이 제1기준 전위보다 음인 상기 입력 신호의 영역들에 선형적으로 응답하여 각 출력 신호를 공급하는 출력 단자를 가지며, 제2클리핑 수단이 제2기준 전위보다 양인 상기 입력 신호의 영역들에 선형적으로 응답하여 각 출력 신호를 공급하는 출력 단자를 가지는, 상기 입력 신호 단자로부터의 각 입력 신호들을 수신하기 위해 접속되는 제1 및 제2클리핑 수단 ; 결합된 출력 신호를 발생하는 상기 제1 및 제2클리핑 수단의 출력 신호들이 제2기준 전위로부터 멀어지는 방향으로 제1기준 전위를 지나 스윙하는 상기 입력 신호 및 상기 제1기준 전위로부터 멀어지는 방향으로의 상기 제2기준 전위를 지나 스윙하는 영역들을 절대치에 기초하여 검출하는 신호합 수단을 포함하는 접속에 있어서, 상기 제1클리핑 수단이 ; a) 상기 입력 신호 단자에 접속되는 제1단을 가지며, 제2단을 가지며, 그 제1 및 제2단들 사이에서 제1옴값을 나타내는 제1저항소자 ; b) 제1기준 전위가 공급되는 반전 입력 노드를 가지며, 상기 제1저항 소자의 제2단에 접속되는 비반전 입력 노드를 가지며, 출력 노드를 가지는 제1차동-입력 증폭기 ; 및 c) 상기 제1차동-입력 증폭기의 출력 노드로부터의 입력 접속을 가지며, 상기 제1클리핑 수단의 출력 단자로의 공통 접속을 가지며, 상기 제1차동-입력 증폭기의 비반전 입력 노드로의 출력 접속을 가지는 제1전류 증폭기를 포함함을 특징으로 하며, 상기 제2클리핑 수단이 ; d) 상기 입력 신호 단자에 접속되는 제1단을 가지며, 제2단을 가지며, 그 제1 및 제2단들 사이에서 제2옴값을 나타내는 제2저항 소자 ; e) 상기 제2기준 전위가 공급되는 비반전 입력 노드를 가지며, 상기 제2저항 소자의 제2단에 접속되는 반전 입력 노드를 가지며, 출력 노드를 가지는 제2차동-입력 증폭기 ; 및 f) 상기 제2차동-입력 증폭기의 출력 노드로부터의 입력 접속을 가지며, 상기 제2클리핑 수단의 출력 단자로의 공통 접속을 가지며, 상기 제2차동-입력 증폭기의 비반전 입력 노드로의 출력 접속을 가지는 제2전류 귀환 증폭 수단을 포함함을 특징으로 하는 회로.
제25항에 있어서, 상기 제1 및 제2기준 전위들이 서로 동일함에 의해, 상기 제1 및 제2의 선택적으로 인에이블되는 클리핑 수단이 제1 및 제2의 선택적으로 인에이블되는 정류 수단으로 각각 됨을 특징으로 하는 회로.