JPS624739B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置用表示装置の表示用駆動
装置に関する。

８ビツトの中央処理装置（以下「CPU」とい
う。）で２進化10進数を取扱うことが多い。２進
化10進数は４ビツトで10進数１桁分の表現が可能
であるので、８ビツトのCPUでは２桁分同時に
処理することが可能である。このようにして処理
された数値をダイナミツク方式と呼ばれる表示方
法で表示するときには、１桁分だけを表示装置で
転送する必要がある。

従来のダイナミツク表示装置では、表示装置の
データ保持レジスタがCPUの８ビツトのデータ
バスの上位４ビツトまたは下位４ビツトに固定し
て接続されていた。このため、CPUの処理する
データのデータバス上の位置と、表示装置が表示
できるデータバス上の位置とがかならずしも一致
しない場合が生じる。したがつて、CPUの処理
によつてデータをレジスタ内でシフトする等の位
置を合わせる方法が取られている。しかし、この
方法ではソフトウエアの負担および処理時間の増
加をともなう不都合を生じている。

また、別の表示方法として、８ビツト２桁分の
データを同時に表示し、処理の負担を減少させた
ものも知られている。しかし、この場合には表示
装置内の表示駆動回路が２個必要であることな
ど、ダイナミツク表示装置の回路部品数を増加さ
せる欠点を有する。

本発明はこの欠点を改良するもので、ソフトウ
エアの処理を必要とせず、また極く少数の部品で
構成でき、かつ８ビツト中に含まれる２桁分のデ
ータを分離して表示することができる表示用駆動
装置を提供することを目的とする。

本発明は、上記中央処理装置の出力と上記デコ
ーダとの間に、上記中央処理装置に制御され上記
中央処理装置の出力を入力としその出力の上位ビ
ツトと下位ビツトとを切換えて出力する切換回路
と、上記中央処理装置に制御され上記切換回路の
出力を入力とし保持内容を上記デコーダに与える
レジスタとを備えたことを特徴とする。

特に詳しくは、本発明は８ビツトのCPUと、
上記CPUに付属する８ビツトのデータバスと、
上記データバスの上位４ビツトあるいは下位ビツ
トのいずれとも接続可能な４ビツトの切換回路
と、上記切換回路を通過して上記８ビツトデータ
バスの上位ビツトまたは下位ビツトいずれかのデ
ータを上記CPUからの保持信号によつて保持可
能な４ビツトのレジスタと、上記切換回路の接続
方向を指定することが可能でかつ上記レジスタに
対してデータの保持が終了すると内容が反転する
フリツプフロツプと、上記レジスタに保持された
データの桁の位置を示す上記CPUからの複数の
表示信号と、上記表示指示信号と一対一に対応す
る表示回路とを有し、上記CPUから上記データ
バス上に出力される２桁分のデータを上記フリツ
プフロツプで指定される上位または下位４ビツト
いずれか一方を上記切換回路を通つて上記レジス
タに保持し、上記表示信号によつて示される表示
器に表示させることを特徴とすることが好まし
い。

本発明を図面に基づいて説明する。第１図は本
発明一実施例の構成図である。CPU１内には各
種制御を行う制御装置、表示データを記憶する記
憶装置等が内蔵されている。このCPU１の８ビ
ツトの表示データは、８ビツトのデータバス２_０
〜２_７を介して切換回路３に接続されている。こ
の切換回路３にはフリツプフロツプ５の出力が接
続されている。このフリツプフロツプ５には、
CPU１から信号線を介してセツト信号およびリ
セツト信号が接続されている。

上記切換回路３の出力は、４ビツトのデータバ
ス７_０〜７_３を介して、４ビツトのレジスタ９に
接続されている。このレジスタ９には、CPU１
から信号線１０を介して保持信号が接続されてい
る。この保持信号は上記フリツプフロツプ５に
も、セツト信号として接続されている。上記レジ
スタ９の出力は、４ビツトのデータバス１１_０〜
１１_３を介してデコーダ１３に接続されている。
このデコーダ１３の７ビツトの出力は、７ビツト
のデータバス１４を介して、７セグメントの表示
器１５〜１８に接続されている。この表示器１５
〜１８には、CPU１から信号線２０〜２３を介
して表示指示信号がそれぞれ接続されている。

このような回路構成の動作を第２図を用いて説
明する。第２図は、上記CPU１内の記憶装置の
表示データ格納状態図である。図中ＡおよびＡ＋
１はデータの記憶番地を示す。Ａ番地には、上位
２桁分の表示データが記憶され、Ａ＋１番地に
は、下位２桁分の表示データが記憶されている。
BCD₃〜BCD₀は、２進化10進数で、BCD₃が最上
位桁を表わす４ビツトのデータである。以下順に
BCD₂，BCD₁，BCD₀とつづき、BCD₀が最下位桁
を表わす４ビツトのデータである。

今、CPU１は、データ表示を開始するに当つ
て、表示装置を初期化するために、リセツト信号
を出力し、フリツプフロツプ５をリセツト状態に
する。フリツプフロツプ５がリセツト状態のとき
は、切換回路３により、データバス２_４〜２_７が
データバス７_０〜７_３とがそれぞれ接続される。
また、この切換回路３は、フリツプフロツプ５が
セツト状態のときは、データバス２_０〜２_３とデ
ータバス７_０〜７_３とをそれぞれ接続する。

フリツプフロツプ５がリセツト状態で、CPU
１から第２図に示すＡ番地の内容を出力する。こ
のとき、上記切換回路３によりデータバスの接続
は２_４〜２_７と７_０〜７_３となつているのでレジ
スタ９には、データBCD₃が送られる。上記デー
タの出力と同時に、CPU１から信号線１０に保
持信号が、出力される。この保持信号によりレジ
スタ９は、BCD₃を保持する。また、フリツプフ
ロツプ５は、保持信号の入力によりセツト状態と
なる。BCD₃がレジスタ９に保持されると、CPU
１から最上位桁を表示するための表示指示信号
が、信号線２０を介して表示器１５に出力され
る。この表示指示信号の入力により、表示器１５
にBCD₃の内容が表示される。表示指示信号を一
定時間経過後に切ることにより、BCD₃の表示を
終了する。

次いで、再度Ａ番地の内容がCPU１から出力
される。このときには、フリツプフロツプ５はセ
ツト状態であり、切換回路３の接続がデータバス
２_０〜２_３と７_０〜７_３とに接続切換えられてい
る。したがつて、レジスタ９にはBCD₂が出力さ
れる。このデータは同様に保持信号の入力によ
り、レジスタ９に保持される。信号線２１を介し
てCPU１から表示指示信号が表示器１６に出力
されると、BCD₂の内容が表示器１６に表示され
る。このときにフリツプフロツプ５は、保持信号
によりセツト状態となる。以下同様の動作が行わ
れ、Ａ＋１番地の内容BCD₁，BCD₀が表示器１
７，１８にそれぞれ表示される。

なお、上記実施例では、切換回路３、フリツプ
フロツプ５、レジスタ９、デコーダ１３を外付と
した例を示したが、これらの少なくとも一部をハ
ードウエアとしてCPU１に組込むこととしても
実質的に同等であり、同様な動作を行うことがで
きる。

本発明によれば、表示データを記憶する記憶装
置を内蔵した中央処理装置からの表示データ転送
時に転送路であるデータバスを自動的に切換える
手段を設けたので、中央処理装置が表示データを
記憶している状態のまま表示データを出力するの
で、表示データの分離を行うことができる。

したがつて、表示データを中央処理装置内で分
離するためのソフトウエアを必要としない。ま
た、データ処理時間も短縮することができる。さ
らに、このための付加回路も少数の部品によつて
構成できるので、製造コストが安く、製造能率も
よい等の効果を有する。

【図面の簡単な説明】

第１図は本発明一実施例構成図。第２図は上記
例のCPU内のデータ格納状態図。 １……中央処理装置（CPU）、２_０〜２_７，７
_０〜７_３，１１_０〜１１_３，１４_０〜１４_６……
データバス、３……切換回路、５……フリツプフ
ロツプ、６，１０，２０〜２３……信号線、９…
…レジスタ、１３……デコーダ、１５〜１８……
表示器。

Claims (1)

【特許請求の範囲】
1. １ 表示データを記憶する記憶装置を内蔵する中
   央処理装置と、この中央処理装置の出力が接続さ
   れるデコーダと、このデコーダからの信号により
   表示データの内容を表示する表示器とを備えた表
   示用駆動装置において、上記中央処理装置の出力
   と上記デコーダとの間に、上記中央処理装置に制
   御され上記中央処理装置の出力を入力としその出
   力の上位ビツトと下位ビツトとを切換えて出力す
   る切換回路と、上記中央処理装置に制御され上記
   切換回路の出力を入力とし保持内容を上記デコー
   ダに与えるレジスタとを備えたことを特徴とする
   表示用駆動装置。