JPS6247213A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
- Publication number
- JPS6247213A JPS6247213A JP18698185A JP18698185A JPS6247213A JP S6247213 A JPS6247213 A JP S6247213A JP 18698185 A JP18698185 A JP 18698185A JP 18698185 A JP18698185 A JP 18698185A JP S6247213 A JPS6247213 A JP S6247213A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- digital filter
- pulse width
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えば自動制御系において、適用可能な、デジ
タルフィルタを用いて構成したデジタル・アナログ（Ｄ
／Ａ）変換回路に関する。
タルフィルタを用いて構成したデジタル・アナログ（Ｄ
／Ａ）変換回路に関する。
本発明はデジタルフィルタの演算結果データより極性信
号とデータの絶対値に応じたパルス幅の信号を得て、該
パルス幅の期間に上記極性信号を積分してアナログ信号
に変換することにより簡潔な構成でＤ／Ａ変換を可能と
するものである。
号とデータの絶対値に応じたパルス幅の信号を得て、該
パルス幅の期間に上記極性信号を積分してアナログ信号
に変換することにより簡潔な構成でＤ／Ａ変換を可能と
するものである。
一般的に、自動制御系は第２図に示すように目標値が入
力される基準入力要素２０、基準入力信号とフィードバ
ック信号との差を得る誤差検出器２１、誤差信号が入力
される制御要素２２、該制御要素２２の出力により制御
される制御対象２３、該制御対象２３の制御量を上記誤
差検出器２１ヘフイードバンクするフィート゛バック要
素２４等より構成される。
力される基準入力要素２０、基準入力信号とフィードバ
ック信号との差を得る誤差検出器２１、誤差信号が入力
される制御要素２２、該制御要素２２の出力により制御
される制御対象２３、該制御対象２３の制御量を上記誤
差検出器２１ヘフイードバンクするフィート゛バック要
素２４等より構成される。
この自動制御系は上記誤差検出器２１より得ら上記誤差
信号が極めｔ小さい状態、ずなわち上記゛制御対象２３
が目標値に達した状態を得る。
信号が極めｔ小さい状態、ずなわち上記゛制御対象２３
が目標値に達した状態を得る。
このような自動制御系において、」−記制御要素２２に
、、デジタルフィルタを用いることが考えられる。
、、デジタルフィルタを用いることが考えられる。
デジタルフィルタはデジタルな加算器、乗算器、単位時
間遅延素子等を用いて、ハードウェアによす実現するこ
とも、マイクロコンピュータ等ヲ用いてソフトウェアに
より実現することもできるが、いずれもアナ臼りフィル
タに比較して、安定性、精度、経年変化において優れて
いる。また、ソフトウェアにより実現した場合には、フ
ィルタの特性を決めるパラメータの変更が容易であり、
種々の特性のフィルタを簡単に実現できるという利点が
ある。
間遅延素子等を用いて、ハードウェアによす実現するこ
とも、マイクロコンピュータ等ヲ用いてソフトウェアに
より実現することもできるが、いずれもアナ臼りフィル
タに比較して、安定性、精度、経年変化において優れて
いる。また、ソフトウェアにより実現した場合には、フ
ィルタの特性を決めるパラメータの変更が容易であり、
種々の特性のフィルタを簡単に実現できるという利点が
ある。
上記制御要素２２をこのようなデジタルフィルタを用い
て実現した場合には、第８図に示すよう（乙デジタルフ
ィルタ３０の入力側にＡ／ＤＫ換器３１が、出力側にＤ
／Ａ変換器３２が各々必要となる。
て実現した場合には、第８図に示すよう（乙デジタルフ
ィルタ３０の入力側にＡ／ＤＫ換器３１が、出力側にＤ
／Ａ変換器３２が各々必要となる。
今、デジタルフィルタで実現すべき伝達関数のうち、微
分項をＡｓ、比例項を８５積分項をＣｌ３とすると、こ
の伝達関数（Ａｓ 十Ｂ−１−’Ｃ／Ｓ ）を実現する
場合、例えは上記微分項、比例項、積分項を独立に計算
した後で加算する方法が考えられる。すなわち、第４図
に示すように入力データをＡ／Ｉ）変換器４０でデジタ
ル化した後、微分回路＋Ｓ＋４１’、積分回路（■／５
）４２２乗算器（Ｂ）４４に、供給する。上記微分回路
（８１４１の出力は乗算器（Ａ）４３によりＡ倍され加
算器４６にはＡｓの項が入力される。また、上記積分回
路（１，／Ｓ、） 、４２の出力は乗算器（Ｃ１４５に
より０倍され上記加算器４６にＣｌ３の項が入力される
。また、上記乗算器（）３４４よりＢの項が上記加算回
路４６に入力される。
分項をＡｓ、比例項を８５積分項をＣｌ３とすると、こ
の伝達関数（Ａｓ 十Ｂ−１−’Ｃ／Ｓ ）を実現する
場合、例えは上記微分項、比例項、積分項を独立に計算
した後で加算する方法が考えられる。すなわち、第４図
に示すように入力データをＡ／Ｉ）変換器４０でデジタ
ル化した後、微分回路＋Ｓ＋４１’、積分回路（■／５
）４２２乗算器（Ｂ）４４に、供給する。上記微分回路
（８１４１の出力は乗算器（Ａ）４３によりＡ倍され加
算器４６にはＡｓの項が入力される。また、上記積分回
路（１，／Ｓ、） 、４２の出力は乗算器（Ｃ１４５に
より０倍され上記加算器４６にＣｌ３の項が入力される
。また、上記乗算器（）３４４よりＢの項が上記加算回
路４６に入力される。
結局、該加算回路４６からは（Ａｓ ＋量＊ 十ｃ／ｓ
）がＤ ／ Ａ変換器４７に供給され、アナログ信号
が得られる。
）がＤ ／ Ａ変換器４７に供給され、アナログ信号
が得られる。
このような構成において精度を上げるためには上記Ｄ／
Ａ変換器４７の分解能を上げること、すなわちビット数
を多くとることが要求される。
Ａ変換器４７の分解能を上げること、すなわちビット数
を多くとることが要求される。
上述したよう（乙テジタルフィルタで精度を上げるため
には高分解能のＤ’／Ａ変換器が必要になる。一般に市
販のＤ／Ａ変換器は高分解能になるほど高価になり、高
精度のデジタルフィルタを適用するうえでこのＤ ／’
Ａ変換器の価格が、結局デジタルフィルタのコスｊ・ア
ンプにつながるという問題を生じている。
には高分解能のＤ’／Ａ変換器が必要になる。一般に市
販のＤ／Ａ変換器は高分解能になるほど高価になり、高
精度のデジタルフィルタを適用するうえでこのＤ ／’
Ａ変換器の価格が、結局デジタルフィルタのコスｊ・ア
ンプにつながるという問題を生じている。
本発明はこのような問題に鑑みて成されたものであり、
簡単な構成で高精度を得ることの可能な、デジタルフィ
ルタを用いたＤ／八へ換回路を実現し、デジタルデータ
の適用を容易にすることを目的とする。
簡単な構成で高精度を得ることの可能な、デジタルフィ
ルタを用いたＤ／八へ換回路を実現し、デジタルデータ
の適用を容易にすることを目的とする。
上述の問題を解決するために本発明では、入力されるデ
ジタルデータに対し所定の演算を施し、演算結果のデー
タの極性信号及び絶対値に応じたパルス幅の信号を出力
するデジタルフィルタ部と、上記極性信号が供給され上
記パルス幅の信号によって制御されるスイッチと、上記
絶対値に応じたパルス幅の期間に上記スイッチを介して
供給される極性信号を積分してアナログ信号を出力する
積分回路とを備えてＤ／Ａ変換回路が構成される。
ジタルデータに対し所定の演算を施し、演算結果のデー
タの極性信号及び絶対値に応じたパルス幅の信号を出力
するデジタルフィルタ部と、上記極性信号が供給され上
記パルス幅の信号によって制御されるスイッチと、上記
絶対値に応じたパルス幅の期間に上記スイッチを介して
供給される極性信号を積分してアナログ信号を出力する
積分回路とを備えてＤ／Ａ変換回路が構成される。
本発明に係るＤ／八へ換回路では、入力デジタルデータ
に対し上記デジタルフィルタ部において所定の演算が施
され、この演算結果のデータより極性信号と上記スイッ
チを制御する該データの絶対値に応じたパルス幅の信号
が得られ、上記パルス幅の期間、上記スイッチを介して
上記極性信号が上記積分回路に供給される。該積分回路
において上記極性信号が積分されてアナログ信号が得ら
れる。
に対し上記デジタルフィルタ部において所定の演算が施
され、この演算結果のデータより極性信号と上記スイッ
チを制御する該データの絶対値に応じたパルス幅の信号
が得られ、上記パルス幅の期間、上記スイッチを介して
上記極性信号が上記積分回路に供給される。該積分回路
において上記極性信号が積分されてアナログ信号が得ら
れる。
また、上記デジタルフィルタ部の周波数特性さ上記積分
回路の周波数特性とによりこのＤ／Ａ変換回路の総合の
周波数特性が定まる。
回路の周波数特性とによりこのＤ／Ａ変換回路の総合の
周波数特性が定まる。
以下、本発明をＶ Ｔ Ｒ，（Ｖｉｄｅｏ Ｔａｐｅ
Ｒｅｃｏｄｅｒ ）のドラムサーボ系に適用した場合の
一実施例について図面を参照しながら説明する。
Ｒｅｃｏｄｅｒ ）のドラムサーボ系に適用した場合の
一実施例について図面を参照しながら説明する。
第１図は本実施例の構成を示すブロック図であり、前述
した自動制御系に対応させると制御対象はドラムモータ
４であり、フィードバック要素は積分器５であり、制御
要素はＡ／Ｄ変換器２及び周波数特性を有するＤ／Ａ変
換部３である。
した自動制御系に対応させると制御対象はドラムモータ
４であり、フィードバック要素は積分器５であり、制御
要素はＡ／Ｄ変換器２及び周波数特性を有するＤ／Ａ変
換部３である。
すなわち、上記トラムモータ４の角速度ωがら上記積分
器５によりトラム位相θが得られ、該θと基準位相ｑｒ
ｅｆとの差が誤差検出器１で検出される。ここで得られ
た誤差信号△θは上記Ａ／Ｄｆｉ換器２を介して上記Ｄ
／Ａ変換部３に供給される。
器５によりトラム位相θが得られ、該θと基準位相ｑｒ
ｅｆとの差が誤差検出器１で検出される。ここで得られ
た誤差信号△θは上記Ａ／Ｄｆｉ換器２を介して上記Ｄ
／Ａ変換部３に供給される。
該Ｄ／４変換部３は、デジタルフィルタ部３ａと該デジ
タルフィルタ部３ａにより制御されるスイッチ３ｂとオ
ペアンプ３Ｃ１抵抗Ｒ、コンデンサＣより成る積分回路
３ｄ等より構成されており、テジタル化された誤差信号
△θに対して所定の演算処理を施した後、Ｄ／Ａ変換し
、上記ドラムモータ４の駆動電圧ｅ亀を出力する。この
駆動電圧ｅｍは、上記誤差信号△θに応じたものであり
、結局、上記ドラムモータ４は、ドラム位相が上記基準
位相Ｑｒｅｆ と一致した状態で回転する状態？こ安定
化される。
タルフィルタ部３ａにより制御されるスイッチ３ｂとオ
ペアンプ３Ｃ１抵抗Ｒ、コンデンサＣより成る積分回路
３ｄ等より構成されており、テジタル化された誤差信号
△θに対して所定の演算処理を施した後、Ｄ／Ａ変換し
、上記ドラムモータ４の駆動電圧ｅ亀を出力する。この
駆動電圧ｅｍは、上記誤差信号△θに応じたものであり
、結局、上記ドラムモータ４は、ドラム位相が上記基準
位相Ｑｒｅｆ と一致した状態で回転する状態？こ安定
化される。
次に、上記Ｄ／Ａ変換部３について説明する。
該Ｄ／４変換部３の上記テジクルフィルタ３ａでは入力
データに対して伝達関数（Ａｓ２＋ＢＳ 十〇）の演算
を行ない、この演算結果のデータより、データの極性（
±）を示す信号（Ｐ／Ｍ）とデータの絶対値をパルス幅
△Ｔで示す信号（１−１／ Ｌ ）とを生成して上記ス
イッチ３ｂへ出力する。ここで上記信号（Ｐ／Ｍ）は極
性に応じて定電流が出力される。上記スイッチ３ｂは上
記信号（Ｈ／Ｌ）により制御され、該信号ＣＩ−Ｉ ／
Ｌ ）がｒＨＪレベルの期間、すなわち上記パルス幅
△Ｔの期間はオンとなり、ｒＬＪレベルの期間はオフと
なる。
データに対して伝達関数（Ａｓ２＋ＢＳ 十〇）の演算
を行ない、この演算結果のデータより、データの極性（
±）を示す信号（Ｐ／Ｍ）とデータの絶対値をパルス幅
△Ｔで示す信号（１−１／ Ｌ ）とを生成して上記ス
イッチ３ｂへ出力する。ここで上記信号（Ｐ／Ｍ）は極
性に応じて定電流が出力される。上記スイッチ３ｂは上
記信号（Ｈ／Ｌ）により制御され、該信号ＣＩ−Ｉ ／
Ｌ ）がｒＨＪレベルの期間、すなわち上記パルス幅
△Ｔの期間はオンとなり、ｒＬＪレベルの期間はオフと
なる。
これにより該スイッチ３ｂより出力される信号は上記信
号（Ｐ／Ｍ）に応じて、正電流、負電流及び電流０の状
態を有する３値の信号となる。
号（Ｐ／Ｍ）に応じて、正電流、負電流及び電流０の状
態を有する３値の信号となる。
この３値の信号は抵抗Ｒ、コンデンサＣ、オペアンプ３
Ｃより成る上記積分回路３ｄにおいて積分されてアナＯ
り信号に変換され上記ドラムモータ４の制御電圧ｅｆｆ
ｌとして出力される。
Ｃより成る上記積分回路３ｄにおいて積分されてアナＯ
り信号に変換され上記ドラムモータ４の制御電圧ｅｆｆ
ｌとして出力される。
ここで、この積分回路の伝達関数は、に／５（ＫＣゴＣ
，ｆｊ、パルス幅△Ｔ等？こより定才る。）で表わされ
、結局このＤ／八へ換部３で得られる伝達関数は、上記
デジタルフィルタ部３ａの伝達関数と該積分回路３ｄの
伝達関数の積で表わされ、となる。
，ｆｊ、パルス幅△Ｔ等？こより定才る。）で表わされ
、結局このＤ／八へ換部３で得られる伝達関数は、上記
デジタルフィルタ部３ａの伝達関数と該積分回路３ｄの
伝達関数の積で表わされ、となる。
このようζこ、このＤ／Ａ変換部３では市販のＤ／Ａ変
換器を用いなくともＤ／Ａ変換が可能である。また、上
記デジタルフィルタ部３ａの出力は前述の極性信号（Ｐ
／Ｍ）、データの大きさに対応するパルス幅の信号（Ｈ
／Ｌ）たけであり、構成が簡単である。
換器を用いなくともＤ／Ａ変換が可能である。また、上
記デジタルフィルタ部３ａの出力は前述の極性信号（Ｐ
／Ｍ）、データの大きさに対応するパルス幅の信号（Ｈ
／Ｌ）たけであり、構成が簡単である。
また、上記デジタルフィルタ部３ａより出力される信号
（ｆ−（７Ｌ ）のパルス幅へＴによって上記積分回路
３ｄの利得を変えることができるので、このドラムサー
ボ系の起動時には定常時よりも利得を高く設定すること
が容易にでき立上り特性が改善できる。
（ｆ−（７Ｌ ）のパルス幅へＴによって上記積分回路
３ｄの利得を変えることができるので、このドラムサー
ボ系の起動時には定常時よりも利得を高く設定すること
が容易にでき立上り特性が改善できる。
また、上記デジタルフィルタ部３ａの入カデータやその
差分（微分）、さらにその差分（２次微分）の大きさに
応じて利得を変えることができるので、見かけ上のダイ
ナミックレンジを犬キ＜スることかできる。
差分（微分）、さらにその差分（２次微分）の大きさに
応じて利得を変えることができるので、見かけ上のダイ
ナミックレンジを犬キ＜スることかできる。
また、上記Ｄ／Ａ変換部３の積分回路３ｄは直流利得が
極めて大きいのでドラムモータ４のバラツキを吸収する
ことができる。
極めて大きいのでドラムモータ４のバラツキを吸収する
ことができる。
また、上記デジタルフィルタ部３ａより出力される信号
（Ｐ／Ｍ）が一定電流であるので、上記積分回路３ｄで
は、上記オペアンプ３Ｃに供給すめ々 れている基準電圧ｅｒの変動やあっても、その出〜］〇
− 力が影響を受けないため、基準電圧の調整が不要となる
。
（Ｐ／Ｍ）が一定電流であるので、上記積分回路３ｄで
は、上記オペアンプ３Ｃに供給すめ々 れている基準電圧ｅｒの変動やあっても、その出〜］〇
− 力が影響を受けないため、基準電圧の調整が不要となる
。
以上述べたように本発明によれば簡単な構成でデジタル
フィルタを用いたＤ／Ａ変換回路を実現でき、デジタル
フィルタの適用が容易になる。
フィルタを用いたＤ／Ａ変換回路を実現でき、デジタル
フィルタの適用が容易になる。
また、実施例に示したように、本発明をＶＴＲ。
のトラムサーボ系に適用した場合、利得の可変が容易で
あるため起動時の特性の改善や見かけ上のダイナミック
レンジの拡大が可能であること、積分回路の直流利得が
極めて大きいのでドラムモル夕のバラツキが吸収できる
こと、上記積分回路のバイアス調整が不要であること等
の利点を有する。
あるため起動時の特性の改善や見かけ上のダイナミック
レンジの拡大が可能であること、積分回路の直流利得が
極めて大きいのでドラムモル夕のバラツキが吸収できる
こと、上記積分回路のバイアス調整が不要であること等
の利点を有する。
第１図は本発明に係るＤ／Ａ変換回路をＶＴＲ。
のドラムサーボ系に適用した本実施例の構成を示すブロ
ック図である。 第２図は一般的な自動制御系の構成を示すブロック図で
ある。 第３図は第２図に示した自動制御系の制御要素にデジタ
ルフィルタを用いた場合の説明図である。 デジタルフィルタの従来の構成の一例を示すブロック図
である。
ック図である。 第２図は一般的な自動制御系の構成を示すブロック図で
ある。 第３図は第２図に示した自動制御系の制御要素にデジタ
ルフィルタを用いた場合の説明図である。 デジタルフィルタの従来の構成の一例を示すブロック図
である。
Claims (1)
- 【特許請求の範囲】 入力されるデジタルデータに対し所定の演算を施し、演
算結果のデータの極性信号及び絶対値に応じたパルス輻
の信号とを出力するデジタルフィルタ部と、上記極性信
号が供給され上記パルス幅の信号によって制御されるス
イッチと、 上記絶対値に応じたパルス幅の期間に上記スイッチを介
して供給される極性信号を積分してアナログ信号を出力
する積分回路とを備え、 上記デジタルフィルタ部と上記積分回路とにより総合の
周波数特性を得るようにしたことを特徴とするデジタル
・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186981A JPH0763150B2 (ja) | 1985-08-26 | 1985-08-26 | 変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186981A JPH0763150B2 (ja) | 1985-08-26 | 1985-08-26 | 変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247213A true JPS6247213A (ja) | 1987-02-28 |
| JPH0763150B2 JPH0763150B2 (ja) | 1995-07-05 |
Family
ID=16198111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186981A Expired - Fee Related JPH0763150B2 (ja) | 1985-08-26 | 1985-08-26 | 変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763150B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5377164A (en) * | 1976-12-20 | 1978-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Counter type decoder |
| JPS6096014A (ja) * | 1983-10-31 | 1985-05-29 | Nippon Telegr & Teleph Corp <Ntt> | トランスバ−サルフイルタ |
-
1985
- 1985-08-26 JP JP60186981A patent/JPH0763150B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5377164A (en) * | 1976-12-20 | 1978-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Counter type decoder |
| JPS6096014A (ja) * | 1983-10-31 | 1985-05-29 | Nippon Telegr & Teleph Corp <Ntt> | トランスバ−サルフイルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763150B2 (ja) | 1995-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0121792A2 (en) | Vector control method and system for an induction motor | |
| JPS6247213A (ja) | デジタル・アナログ変換回路 | |
| JPS6086421A (ja) | 充填状態測定装置用の回路装置 | |
| US4987320A (en) | Multiphase multiplier | |
| JPH026309B2 (ja) | ||
| JPH0436519B2 (ja) | ||
| JPH06178550A (ja) | Ｖｖｖｆインバータの電流制御装置 | |
| JPS6247214A (ja) | デジタル・アナログ変換回路 | |
| SU1229921A1 (ru) | Способ управлени двум статическими преобразовател ми частоты,работающими параллельно на общую нагрузку | |
| JPH0646587A (ja) | モータサーボ装置 | |
| JPS63115202A (ja) | フイ−ドバツクプロセス制御装置 | |
| JPS62144021A (ja) | レゾルバ検出装置 | |
| JP2507014B2 (ja) | 自動利得制御回路 | |
| JP2691938B2 (ja) | 速度検出回路 | |
| KR100189937B1 (ko) | 정현파 신호를 사용한 회전각 추정 장치 및 방법 | |
| JPH0638663B2 (ja) | デジタルテレビジョン信号処理装置用のクロック発生回路 | |
| JPS63110988A (ja) | 回転速度制御装置 | |
| JPH055501Y2 (ja) | ||
| JPS633517A (ja) | 自動利得制御装置 | |
| JP2938472B2 (ja) | 回転角検出装置 | |
| JPS57158567A (en) | Frequency and voltage converting circuit | |
| JPS59117489A (ja) | モ−タ同期回転制御装置 | |
| JPH024019A (ja) | 発振制御装置 | |
| JPH01243101A (ja) | デジタル制御装置 | |
| JPH0729753Y2 (ja) | 電動機の速度制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |