JP2691938B2 - 速度検出回路 - Google Patents
速度検出回路Info
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- JP2691938B2 JP2691938B2 JP3522790A JP3522790A JP2691938B2 JP 2691938 B2 JP2691938 B2 JP 2691938B2 JP 3522790 A JP3522790 A JP 3522790A JP 3522790 A JP3522790 A JP 3522790A JP 2691938 B2 JP2691938 B2 JP 2691938B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はモータの速度フィードバック制御システム等
に使用される速度検出回路に関するものである。
に使用される速度検出回路に関するものである。
＜従来の技術＞ モータの回転速度をフィードバック制御するシステム
では、モータの回転速度を検出するエンコーダとして
は、検出回転速度に応じて周波数が変調された周波数変
調信号を出力する周波数変調型のエンコーダがある。こ
のエンコーダの出力信号は、速度検出回路で周波数変調
信号の周波数に比例したレベルの電圧信号にされる。そ
して、この電圧信号をもとに、速度制御部はモータの回
転速度をフィードバック制御する。
では、モータの回転速度を検出するエンコーダとして
は、検出回転速度に応じて周波数が変調された周波数変
調信号を出力する周波数変調型のエンコーダがある。こ
のエンコーダの出力信号は、速度検出回路で周波数変調
信号の周波数に比例したレベルの電圧信号にされる。そ
して、この電圧信号をもとに、速度制御部はモータの回
転速度をフィードバック制御する。
従来、このようなシステムに使用される速度検出回路
としては、アナログ式F/V変換器とデジタル式F/V変換器
があった。
としては、アナログ式F/V変換器とデジタル式F/V変換器
があった。
＜発明が解決しようとする課題＞ アナログ式F/V変換器は、ゲインの高いアナログ回路
を使用しているため、オペアンプ，抵抗，コンデンサ等
の温度特性によって、出力のオフセット電圧にドリフト
が生じやすいという欠点がある。
を使用しているため、オペアンプ，抵抗，コンデンサ等
の温度特性によって、出力のオフセット電圧にドリフト
が生じやすいという欠点がある。
一方、デジタル式F/V変換器は、オフセットのドリフ
ト特性は改善されているが、サンプリングおよびフィル
タにおける信号の遅れにより、応答が遅く、モータを制
御する上で問題になる。また、再量子化ノイズによりモ
ータから異音が発生する欠点もあった。
ト特性は改善されているが、サンプリングおよびフィル
タにおける信号の遅れにより、応答が遅く、モータを制
御する上で問題になる。また、再量子化ノイズによりモ
ータから異音が発生する欠点もあった。
本発明はこのような問題点を解決するためになされた
ものであり、アナログ式F/V変換器とデジタル式変換器
の両方の利点を生かし、オフセットのドリフトの低減と
応答の高速化を実現した速度検出回路を実現することを
目的とする。
ものであり、アナログ式F/V変換器とデジタル式変換器
の両方の利点を生かし、オフセットのドリフトの低減と
応答の高速化を実現した速度検出回路を実現することを
目的とする。
＜課題を解決するための手段＞ エンコーダが出力する周波数変調信号を、エンコーダ
の検出回転速度に比例したレベルの信号にして出力する
速度検出回路において、 伝達関数が、 1/｛１＋（ｊω／ω１）｝ ω：周波数,1/ω1:時定数， j:虚数単位 で与えられ、デジタル信号処理をして前記周波数変調信
号の周波数に比例したレベルのアナログ信号を出力する
デジタル式F/V変換器と、 伝達関数が、 1/｛１＋（ｊω／ω２）｝ 1/ω2:時定数 で与えられ、アナログ信号処理をして前記周波数変調信
号の周波数に比例したレベルのアナログ信号を出力する
アナログ式F/V変換器と、 伝達関数が、 1/｛１＋（ｊω／ω０）｝ 1/ω0:時定数 で与えられ、前記デジタル式F/V変換器の出力段に設け
られたローパスフィルタと、 伝達関数が、 （ｊω／ω０）／｛１＋（ｊω／ω０）｝ で与えられ、前記アナログ式F/V変換器の出力段に設け
られたハイパスフィルタと、 前記ローパスフィルタを通過後の信号とハイパスフィ
ルタを通過後の信号を加算して速度検出信号を出力する
加算器、 を具備したことを特徴とする速度検出回路である。
の検出回転速度に比例したレベルの信号にして出力する
速度検出回路において、 伝達関数が、 1/｛１＋（ｊω／ω１）｝ ω：周波数,1/ω1:時定数， j:虚数単位 で与えられ、デジタル信号処理をして前記周波数変調信
号の周波数に比例したレベルのアナログ信号を出力する
デジタル式F/V変換器と、 伝達関数が、 1/｛１＋（ｊω／ω２）｝ 1/ω2:時定数 で与えられ、アナログ信号処理をして前記周波数変調信
号の周波数に比例したレベルのアナログ信号を出力する
アナログ式F/V変換器と、 伝達関数が、 1/｛１＋（ｊω／ω０）｝ 1/ω0:時定数 で与えられ、前記デジタル式F/V変換器の出力段に設け
られたローパスフィルタと、 伝達関数が、 （ｊω／ω０）／｛１＋（ｊω／ω０）｝ で与えられ、前記アナログ式F/V変換器の出力段に設け
られたハイパスフィルタと、 前記ローパスフィルタを通過後の信号とハイパスフィ
ルタを通過後の信号を加算して速度検出信号を出力する
加算器、 を具備したことを特徴とする速度検出回路である。
＜作用＞ このような本発明では、周波数変調信号の直流成分に
はデジタル式F/V変換器の出力を利用し、交流成分には
アナログ式F/V変換器の出力を利用して、オフセットの
ドリフト低減と、応答の高速化を実現する。
はデジタル式F/V変換器の出力を利用し、交流成分には
アナログ式F/V変換器の出力を利用して、オフセットの
ドリフト低減と、応答の高速化を実現する。
＜実施例＞ 以下、図面を用いて本発明を説明する。
第１図は本発明の一実施例の構成図である。
図で、１は回転速度の検出対象であるモータ、２はモ
ータ１の回転を検出する周波数変調型のエンコーダ、３
はデジタル信号処理を行ってエンコーダ出力の周波数に
比例したレベルの電圧信号を出力するデジタル式F/V変
換器、４はアナログ信号処理を行ってエンコーダ出力の
周波数に比例したレベルの電圧信号を出力するアナログ
式F/V変換器である。デジタル式F/V変換器で、31の部分
がデジタル回路である。デジタル回路31において、311
は周波数変調信号の周期をクロックのタイミングで計測
する周期カウンタ、312は計測周期を周波数に変換する
周期／周波数変換回路、313は周期／周波数変換回路312
の出力をデジタル・アナログ変換するD/A変換器であ
る。
ータ１の回転を検出する周波数変調型のエンコーダ、３
はデジタル信号処理を行ってエンコーダ出力の周波数に
比例したレベルの電圧信号を出力するデジタル式F/V変
換器、４はアナログ信号処理を行ってエンコーダ出力の
周波数に比例したレベルの電圧信号を出力するアナログ
式F/V変換器である。デジタル式F/V変換器で、31の部分
がデジタル回路である。デジタル回路31において、311
は周波数変調信号の周期をクロックのタイミングで計測
する周期カウンタ、312は計測周期を周波数に変換する
周期／周波数変換回路、313は周期／周波数変換回路312
の出力をデジタル・アナログ変換するD/A変換器であ
る。
アナログ回路部分で、32は変換したアナログ信号の高
周波域をカットするローパスフィルタ（以下、LPFとす
る）である。
周波域をカットするローパスフィルタ（以下、LPFとす
る）である。
５はデジタル式F/V変換器３の出力の高周波域をカッ
トするLPF、６はアナログ式F/V変換器４の出力の低周波
域をカットするハイパスフィルタ（以下、HPFとす
る）、７はLPF5とHPF6の出力を加算する加算器である。
この加算信号が速度検出回路の出力になる。
トするLPF、６はアナログ式F/V変換器４の出力の低周波
域をカットするハイパスフィルタ（以下、HPFとす
る）、７はLPF5とHPF6の出力を加算する加算器である。
この加算信号が速度検出回路の出力になる。
デジタル式F/V変換器３、アナログ式F/V変換器4,LPF
5,HPF6は１次遅れの伝達特性になっていて、それぞれの
伝達関数G1,G2,G3,G4は次のとおりになる。
5,HPF6は１次遅れの伝達特性になっていて、それぞれの
伝達関数G1,G2,G3,G4は次のとおりになる。
G1＝1/｛１＋（ｊω／ω１）｝ G2＝1/｛１＋（ｊω／ω２）｝ G3＝1/｛１＋（ｊω／ω０）｝ G4＝（ｊω／ω０）／｛１＋（ｊω／ω０）｝ ω：周波数,j:虚数単位 1/ω1,1/ω2,1/ω0:時定数 ω０≪ω１≪ω２ このような速度検出回路の動作を説明する。
まず、直流特性は次のとおりになる。
すなわち、HPF6によりアナログ式F/V変換器４の出力
の直流成分がカットされるため、直流特性はオフセット
のドリフトが少ないデジタル式F/V変換器３の直流特性
がそのまま速度検出回路の出力となる。
の直流成分がカットされるため、直流特性はオフセット
のドリフトが少ないデジタル式F/V変換器３の直流特性
がそのまま速度検出回路の出力となる。
一方、交流特性は次のとおりになる。
速度検出回路全体の伝達関数Ｇは次式で与えられる。
ここで、ω０≪ω１≪ω２より、 （1/ω０）＋（1/ω２） ≒（1/ω０）＋（1/ω１） であるため、 Ｇ＝1/｛１＋（ｊω／ω２）｝ ＝G2 となり、交流特性はアナログ式F/V変換器４の速い応答
特性と等しくなる。
特性と等しくなる。
直流成分は変動が遅いため、応答の遅いデジタル式F/
V変換器の出力を利用しても問題とならない。交流成分
は変動が速いため、アナログ式F/V変換器の出力を利用
して速い変動に追従した出力を得る。
V変換器の出力を利用しても問題とならない。交流成分
は変動が速いため、アナログ式F/V変換器の出力を利用
して速い変動に追従した出力を得る。
＜効果＞ 本発明によれば、直流特性と交流特性において、デジ
タル式F/V変換器とアナログ式F/V変換器の利点を使い分
けているため、出力のオフセットのドリフトの低減と、
応答の高速化の両方を実現できる。
タル式F/V変換器とアナログ式F/V変換器の利点を使い分
けているため、出力のオフセットのドリフトの低減と、
応答の高速化の両方を実現できる。
本発明にかかる速度検出回路を、位置フィードバック
制御ループと速度フィードバック制御ループを兼ね備え
たモータ制御システムに適用した場合は、速度検出信号
のドリフトが少ないため、位置フィードバック制御ルー
プに積分要素がない場合でも位置誤差を生じにくい。
制御ループと速度フィードバック制御ループを兼ね備え
たモータ制御システムに適用した場合は、速度検出信号
のドリフトが少ないため、位置フィードバック制御ルー
プに積分要素がない場合でも位置誤差を生じにくい。
第１図は本発明の一実施例の構成図である。 １……モータ、２……エンコーダ、３……デジタル式F/
V変換器、４……アナログ式F/V変換器、５……LPF、６
……HPF、７……加算器。
V変換器、４……アナログ式F/V変換器、５……LPF、６
……HPF、７……加算器。
Claims (1)
- 【請求項１】エンコーダが出力する周波数変調信号を、
エンコーダの検出回転速度に比例したレベルの信号にし
て出力する速度検出回路において、 伝達関数が、 1/｛１＋（ｊω／ω１）｝ ω：周波数,1/ω1:時定数， j:虚数単位 で与えられ、デジタル信号処理をして前記周波数変調信
号の周波数に比例したレベルのアナログ信号を出力する
デジタル式F/V変換器と、 伝達関数が、 1/｛１＋（ｊω／ω２）｝ 1/ω2:時定数 で与えられ、アナログ信号処理をして前記周波数変調信
号の周波数に比例したレベルのアナログ信号を出力する
アナログ式F/V変換器と、 伝達関数が、 1/｛１＋（ｊω／ω０）｝ 1/ω0:時定数 で与えられ、前記デジタル式F/V変換器の出力段に設け
られたローパスフィルタと、 伝達関数が、 （ｊω／ω０）／｛１＋（ｊω／ω０）｝ で与えられ、前記アナログ式F/V変換器の出力段に設け
られたハイパスフィルタと、 前記ローパスフィルタを通過後の信号とハイパスフィル
タを通過後の信号を加算して速度検出信号を出力する加
算器、 を具備したことを特徴とする速度検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3522790A JP2691938B2 (ja) | 1990-02-16 | 1990-02-16 | 速度検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3522790A JP2691938B2 (ja) | 1990-02-16 | 1990-02-16 | 速度検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238352A JPH03238352A (ja) | 1991-10-24 |
| JP2691938B2 true JP2691938B2 (ja) | 1997-12-17 |
Family
ID=12435954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3522790A Expired - Fee Related JP2691938B2 (ja) | 1990-02-16 | 1990-02-16 | 速度検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691938B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181099B1 (en) * | 1999-12-03 | 2001-01-30 | General Electric Company | Method and apparatus for correcting DC offset in a frequency to voltage converter and motor drive using the same |
-
1990
- 1990-02-16 JP JP3522790A patent/JP2691938B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238352A (ja) | 1991-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |