JPS6243579A - 集積論理回路装置 - Google Patents
集積論理回路装置Info
- Publication number
- JPS6243579A JPS6243579A JP60185072A JP18507285A JPS6243579A JP S6243579 A JPS6243579 A JP S6243579A JP 60185072 A JP60185072 A JP 60185072A JP 18507285 A JP18507285 A JP 18507285A JP S6243579 A JPS6243579 A JP S6243579A
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- Japan
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- circuit
- input
- output
- logic
- test
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に論理Ｌ ！９ Ｉ（ｌａｒｇｅ ｓｃ
ａｌｅｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に係り
、内部の論理回路の機能試験が容易な集積論理回路装置
に関するものである。
ａｌｅｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に係り
、内部の論理回路の機能試験が容易な集積論理回路装置
に関するものである。
近年、ＬＳＩはより高集積、高機能化され、その内部の
論理回路は複雑に構成されている。このＬＳＩの良否を
判別する試験は、その入力端子よシ試験用信号を入力し
、出力端子から出力された出力値と期待値とを比較する
ことにより行われる。
論理回路は複雑に構成されている。このＬＳＩの良否を
判別する試験は、その入力端子よシ試験用信号を入力し
、出力端子から出力された出力値と期待値とを比較する
ことにより行われる。
特に論理ＬＳＩの機能試験（ｆｕｎｃｔｉｏｎａｌｔｅ
ｓｔ）においては、上記試験用信号の論理状態の組合せ
が多く、出力の論理状態を確定するための入力条件の設
定が複雑になるなど、困難な要素が多い。
ｓｔ）においては、上記試験用信号の論理状態の組合せ
が多く、出力の論理状態を確定するための入力条件の設
定が複雑になるなど、困難な要素が多い。
第２図は上記様々の論理回路及びＲＡ Ｍ（ｒａｎｄｏ
ｍａｃｃｅｓｓ ｍｅｍｏｒｙ）、Ｒ＋ＯＭ （ｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）、レジスタ等の記憶回路
にて構成された従来の集積論理回路装置を示す回路図で
ある。これは上述したＬＳＩの試験を容易にする手段、
即ち試験容易化手段を全く考慮していない例であり、図
において、１はＬＳＩ本体、２ａ〜２ｅは入力ピン（端
子）、３ａ〜ａｅｒｉ出力ビン（端子）、４ｏＬ Ｓ工
の試験を行う際にその機能を検証するための論理回路、
５は他の機能を持つ周辺論理回路で、上記論理回路４の
入力部４ａ、出力部４ｂと、ＬＳＩ本体ｌの入力ビン２
ａ〜２ｅ、出力ピン３８〜３ｅが接続されている。
ｍａｃｃｅｓｓ ｍｅｍｏｒｙ）、Ｒ＋ＯＭ （ｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）、レジスタ等の記憶回路
にて構成された従来の集積論理回路装置を示す回路図で
ある。これは上述したＬＳＩの試験を容易にする手段、
即ち試験容易化手段を全く考慮していない例であり、図
において、１はＬＳＩ本体、２ａ〜２ｅは入力ピン（端
子）、３ａ〜ａｅｒｉ出力ビン（端子）、４ｏＬ Ｓ工
の試験を行う際にその機能を検証するための論理回路、
５は他の機能を持つ周辺論理回路で、上記論理回路４の
入力部４ａ、出力部４ｂと、ＬＳＩ本体ｌの入力ビン２
ａ〜２ｅ、出力ピン３８〜３ｅが接続されている。
上記構成において、例えば被試験回路となる論理回路４
を８ビツトのリップルカウンタとすると、この論理回路
４の動作が正しいかどうかの試験は以下のように行われ
る。
を８ビツトのリップルカウンタとすると、この論理回路
４の動作が正しいかどうかの試験は以下のように行われ
る。
即ち、入力部４ａに２ （＝２５６）個のクロックパ
ルスを入れ、このクロック入力の最後の２５６個目に出
力部４ｂの出力が変化することを確認する。この確認が
とれれば論理回路４は良好であると判別される。その際
、２５６個のクロックパルスは、入力ビン２８〜２ｅと
論理回路４の間に存在する他の周辺論理回路５０機能を
考慮して与えられるが、実際には入力ビン２８〜２ｅに
加える論理の組合せを考え、その組合せの数を論理回路
４の入力部４ａに２５６Ｘ２（＝５１２）回の論理変化
数として伝えて論理回路４を動作させる。そして、論理
回路４の動作結果は出力部４ｂより出力されるが、この
出力値も論理回路４と出力ピン３ａ〜３ｅの間に存在す
る論理回路５を考慮して加工される。このことを考慮し
て、出力ビン３ａ〜３ｅに論理回路４の動作を司る入力
ビン２ａ〜２ｅの入力の組合せを与える。以上の動作金
繰り返すことにより論理回路４の動作を確認し、その良
否を判別している。
ルスを入れ、このクロック入力の最後の２５６個目に出
力部４ｂの出力が変化することを確認する。この確認が
とれれば論理回路４は良好であると判別される。その際
、２５６個のクロックパルスは、入力ビン２８〜２ｅと
論理回路４の間に存在する他の周辺論理回路５０機能を
考慮して与えられるが、実際には入力ビン２８〜２ｅに
加える論理の組合せを考え、その組合せの数を論理回路
４の入力部４ａに２５６Ｘ２（＝５１２）回の論理変化
数として伝えて論理回路４を動作させる。そして、論理
回路４の動作結果は出力部４ｂより出力されるが、この
出力値も論理回路４と出力ピン３ａ〜３ｅの間に存在す
る論理回路５を考慮して加工される。このことを考慮し
て、出力ビン３ａ〜３ｅに論理回路４の動作を司る入力
ビン２ａ〜２ｅの入力の組合せを与える。以上の動作金
繰り返すことにより論理回路４の動作を確認し、その良
否を判別している。
第３図ｒｉＬＳＩの試験化容易手段を採り入れた従来の
集積論理回路装置を示す図である。図において、６Ｖ′
ｉ論理回路４の入力部４ａ、他の周辺論理回路５の出力
部５ａ及び入力ビン２Ｃと接続された選択回路、７ｒｉ
論理回路４の出力部４ｂ、他の周辺論理回路５の出力部
５ｂ及び出力ビン３Ｃと接続された他の選択回路、８は
これらの選択回路６，７の入力部６ａ、７ａと接続され
た試験専用の入力ビンで、ここから入力される信号によ
って選択回路６と選択回路７とが切換制御される。
集積論理回路装置を示す図である。図において、６Ｖ′
ｉ論理回路４の入力部４ａ、他の周辺論理回路５の出力
部５ａ及び入力ビン２Ｃと接続された選択回路、７ｒｉ
論理回路４の出力部４ｂ、他の周辺論理回路５の出力部
５ｂ及び出力ビン３Ｃと接続された他の選択回路、８は
これらの選択回路６，７の入力部６ａ、７ａと接続され
た試験専用の入力ビンで、ここから入力される信号によ
って選択回路６と選択回路７とが切換制御される。
な訃、図中他の第２図と同一符号は同一部分を示してい
る。
る。
このように構成されたものにおいては、試験専用入力ビ
ン８に加えられる信号によって試験回路が形成される。
ン８に加えられる信号によって試験回路が形成される。
即ち、入力ビン８に試験信号が加えられると、選択回路
６は入力ビン２Ｃに加えられる信号を論理回路４の入力
部４ａに直接伝搬する方向に切り換わり、他の選択回路
７は論理回路４の出力（出力部４ｂからの信号）が直接
出力ビン３Ｃに伝搬する方向に切り換わる。この状態で
入力ビン２Ｃに２５６個のクロックパルスを与え、出力
ビン３Ｃの出力を読み取る。そして、２５６個目のクロ
ックパルスが伝わった時の出力ビン３Ｃの出力の変化が
確認されれば、上記カウンタとしての論理回路４０機能
は良好であると判別することができ、これにより論理回
路４の試験が終了する。
６は入力ビン２Ｃに加えられる信号を論理回路４の入力
部４ａに直接伝搬する方向に切り換わり、他の選択回路
７は論理回路４の出力（出力部４ｂからの信号）が直接
出力ビン３Ｃに伝搬する方向に切り換わる。この状態で
入力ビン２Ｃに２５６個のクロックパルスを与え、出力
ビン３Ｃの出力を読み取る。そして、２５６個目のクロ
ックパルスが伝わった時の出力ビン３Ｃの出力の変化が
確認されれば、上記カウンタとしての論理回路４０機能
は良好であると判別することができ、これにより論理回
路４の試験が終了する。
従来の集積論理回路装置は以上のように構成されており
、試験容易化手段が考慮されていないもの（第２図参照
）においては、試験パターンが増大し、従って試験時間
が増加し、更に周辺回路によっては完全な機能の検証が
行えなくなるという問題点があり、又、試験容易化手段
を採用したもの（第３図参照）においても、通常使用さ
れる入出力ビンとは別に試験専用のビンを設けなければ
ならず、この場合ＬＳＩチップを搭載するパッケージに
よっては試験専用ビンの設定が不可能な場合もあシ、更
に設定できてもその数に制限があるという問題点があり
、従って試験が可能な内部論理回路の数に制限があり、
試験入カバターンの削減による効果も著しくあられれな
いという問題点があった。
、試験容易化手段が考慮されていないもの（第２図参照
）においては、試験パターンが増大し、従って試験時間
が増加し、更に周辺回路によっては完全な機能の検証が
行えなくなるという問題点があり、又、試験容易化手段
を採用したもの（第３図参照）においても、通常使用さ
れる入出力ビンとは別に試験専用のビンを設けなければ
ならず、この場合ＬＳＩチップを搭載するパッケージに
よっては試験専用ビンの設定が不可能な場合もあシ、更
に設定できてもその数に制限があるという問題点があり
、従って試験が可能な内部論理回路の数に制限があり、
試験入カバターンの削減による効果も著しくあられれな
いという問題点があった。
この発明は、このような問題点を解消するためになされ
たもので、試験専用ビンを設けることなく試験を容易に
且つ論理回路の細部にわたって行うことができ、しかも
通常使用時には試験回路の影響を全く受けることのない
集積論理回路装置を提供することを目的としている。
たもので、試験専用ビンを設けることなく試験を容易に
且つ論理回路の細部にわたって行うことができ、しかも
通常使用時には試験回路の影響を全く受けることのない
集積論理回路装置を提供することを目的としている。
複数の入出力端子を有し、種々の論理回路等を集積化し
て集積論理回路において、入力端子より入力された組合
せ論理信号から試験モードを検出する検出回路と、この
検出回路の出力はり試験回路を形成させる選択回路とが
備えられている０〔作用〕 検出回路は、入力端子からの組合せ論理信号を判別し、
その信号から検査モードを検出する。検査モードが検出
されると、選択回路はその検出回路の出力を受けて試験
回路を形成し、この状態で論理回路の試験が行われる。
て集積論理回路において、入力端子より入力された組合
せ論理信号から試験モードを検出する検出回路と、この
検出回路の出力はり試験回路を形成させる選択回路とが
備えられている０〔作用〕 検出回路は、入力端子からの組合せ論理信号を判別し、
その信号から検査モードを検出する。検査モードが検出
されると、選択回路はその検出回路の出力を受けて試験
回路を形成し、この状態で論理回路の試験が行われる。
その際、選択回路によって論理回路の入出力部は回路的
に分割される。
に分割される。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明に係る集積論理回路装置を示す回路図
である。図中、従来例を示した第２図と同一符号は同−
又は相当部分であるので、詳細説明は省略する。９は入
力側が入力ビン２ａ、２ｂに接続された検出回路として
の論理積回路で、入力ピン２ａ、２ｂより入力された組
合せ論理信号から試験モードを検出する。そして、この
論理積回路９の出力部９ａが選択回路６．７の入力部６
ａ、７ａに接続されており、選択回路６．７ｒｉ論理論
理路９の出力によって、試験対象となる内部の論理回路
４の入出力部４ａ、４ｂを回路的に分割して直接ＬＳＩ
本体１の入出力ビンに接続し、試験回路を形成する。
である。図中、従来例を示した第２図と同一符号は同−
又は相当部分であるので、詳細説明は省略する。９は入
力側が入力ビン２ａ、２ｂに接続された検出回路として
の論理積回路で、入力ピン２ａ、２ｂより入力された組
合せ論理信号から試験モードを検出する。そして、この
論理積回路９の出力部９ａが選択回路６．７の入力部６
ａ、７ａに接続されており、選択回路６．７ｒｉ論理論
理路９の出力によって、試験対象となる内部の論理回路
４の入出力部４ａ、４ｂを回路的に分割して直接ＬＳＩ
本体１の入出力ビンに接続し、試験回路を形成する。
次に動作を説明する。従来と同様、論理回路４を８ビツ
トリツプルカウンタとすると、この論理回路４の機能試
験を行うには先ず入力ビン２ａ及び２ｂにそれぞれ組合
せ論理信号として例えば１１１を加える０この結果、論
理積回路９の出力部９ａからｌ゛の信号が出力される。
トリツプルカウンタとすると、この論理回路４の機能試
験を行うには先ず入力ビン２ａ及び２ｂにそれぞれ組合
せ論理信号として例えば１１１を加える０この結果、論
理積回路９の出力部９ａからｌ゛の信号が出力される。
この信号により選択回路６，７は試験モードと判断し、
選択回路６は入力ビン２Ｃと論理回路４０入力部４ａ間
の回路を活性化し、選択回路１は論理回路４の出力部４
ｂと出力ビン３０間の回路を活性化する。この状態で入
力ビン２Ｃより２ （＝２５６）個のクロックパルス
を与えて論理回路４を動作させ、キャリー（ｃａｒｒｙ
）をカウンタ出力部（出力部４ｂ）から出力ビン３Ｃに
伝搬させる。そして、出力ピン３Ｃの出力から論理回路
４の動作を確認し、試験を終了する。
選択回路６は入力ビン２Ｃと論理回路４０入力部４ａ間
の回路を活性化し、選択回路１は論理回路４の出力部４
ｂと出力ビン３０間の回路を活性化する。この状態で入
力ビン２Ｃより２ （＝２５６）個のクロックパルス
を与えて論理回路４を動作させ、キャリー（ｃａｒｒｙ
）をカウンタ出力部（出力部４ｂ）から出力ビン３Ｃに
伝搬させる。そして、出力ピン３Ｃの出力から論理回路
４の動作を確認し、試験を終了する。
ここで、上記入力ビン２ａ、２ｂに加える組合せ論理信
号は、ＬＳＩが通常動作としては使用しない論理の組合
せ信号である必要がある。又、論理の組合せ及び入力ビ
ンの数によっては、試験モードの検出回路（第１図では
論理積回路９）の種類及びその入力数を選定する必要が
ある。
号は、ＬＳＩが通常動作としては使用しない論理の組合
せ信号である必要がある。又、論理の組合せ及び入力ビ
ンの数によっては、試験モードの検出回路（第１図では
論理積回路９）の種類及びその入力数を選定する必要が
ある。
なお、上記実施例では、試験モードを２本の入力ビン２
ａ、２ｂからの信号でのみ検出しているが、それ以上の
多入力で行っても良く、クロック入力があればクロック
と並用して多段階にて試験モードを検出し、ＬＳＩの各
論理回路の試験を行っても良い。又、論理回路４として
カウンタを例にとって説明したが、試験対象となる回路
は、ランダムロジック回路のみならず、ＲＡＭＸＲＯＭ
あるいｒｉＰＬＡ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏ
ｇｉｃａｒｒａｙ）等の機能ブロック単位の回路でも良
く、同様の効果を奏する。更に、ＬＳＩとしてはロジッ
ク専用ＬＳＩだけでなくアナログとの混在ＬＳＩでも同
様の効果が得られることはいうまでもない０ 〔発明の効果〕 以上説明したように、この発明によれば１通常使用され
る入力端子からの組合せ論理信号によって試験モードを
検出し、その検出信号により試験回路を形成するように
したため、試験専用の余分なビンが不要となり、容易に
論理回路の細部にわたって試験を行うことができるとい
う効果があり、しかも通常使用時には試験回路の影響を
全く受けることはない。
ａ、２ｂからの信号でのみ検出しているが、それ以上の
多入力で行っても良く、クロック入力があればクロック
と並用して多段階にて試験モードを検出し、ＬＳＩの各
論理回路の試験を行っても良い。又、論理回路４として
カウンタを例にとって説明したが、試験対象となる回路
は、ランダムロジック回路のみならず、ＲＡＭＸＲＯＭ
あるいｒｉＰＬＡ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏ
ｇｉｃａｒｒａｙ）等の機能ブロック単位の回路でも良
く、同様の効果を奏する。更に、ＬＳＩとしてはロジッ
ク専用ＬＳＩだけでなくアナログとの混在ＬＳＩでも同
様の効果が得られることはいうまでもない０ 〔発明の効果〕 以上説明したように、この発明によれば１通常使用され
る入力端子からの組合せ論理信号によって試験モードを
検出し、その検出信号により試験回路を形成するように
したため、試験専用の余分なビンが不要となり、容易に
論理回路の細部にわたって試験を行うことができるとい
う効果があり、しかも通常使用時には試験回路の影響を
全く受けることはない。
第１図はこの考案の一実施例を示す回路図、第２図は試
験容易化手段を考慮していない従来例を示す回路図、第
３図は試験容易化手段を採用した従来例を示す回路図で
ある。 １・・・・・・・・・Ｌ８Ｉ本体 ２ａ〜２ｅ・・・・・・・・・入力ビン（端子）３ａ〜
３ｅ・・・・・・・・・出力ピン（端子）４．５・・・
・・・・・・論理回路 ６．７・・・・・・・・・選択回路 ９・・・・・・・・・検出回路としての論理積回路なお
、図中同一符号は同−又は相当部分を示す。
験容易化手段を考慮していない従来例を示す回路図、第
３図は試験容易化手段を採用した従来例を示す回路図で
ある。 １・・・・・・・・・Ｌ８Ｉ本体 ２ａ〜２ｅ・・・・・・・・・入力ビン（端子）３ａ〜
３ｅ・・・・・・・・・出力ピン（端子）４．５・・・
・・・・・・論理回路 ６．７・・・・・・・・・選択回路 ９・・・・・・・・・検出回路としての論理積回路なお
、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 複数の入出力端子を有し、種々の論理回路等を集積化し
た集積論理回路において、前記入力端子より入力された
組合せ論理信号から試験モードを検出する検出回路と、
該検出回路の出力により試験回路を形成させる選択回路
とを備えたことを特徴とする集積論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185072A JPS6243579A (ja) | 1985-08-21 | 1985-08-21 | 集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185072A JPS6243579A (ja) | 1985-08-21 | 1985-08-21 | 集積論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243579A true JPS6243579A (ja) | 1987-02-25 |
Family
ID=16164319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185072A Pending JPS6243579A (ja) | 1985-08-21 | 1985-08-21 | 集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314477A (ja) * | 1987-06-17 | 1988-12-22 | Mitsubishi Electric Corp | 集積論理回路装置 |
-
1985
- 1985-08-21 JP JP60185072A patent/JPS6243579A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314477A (ja) * | 1987-06-17 | 1988-12-22 | Mitsubishi Electric Corp | 集積論理回路装置 |
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