JPS6382381A - 集積論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、特に論理Ｌ　Ｓ　Ｉ　　（ｌａｒｇｅ　ｓ
ｃａｌｅｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）に係
り、内部の論理回路の機能試験が容易な集積論理回路装
置に関するものである。

〔従来の技術〕

近年、ＬＳＩはより高集積、高機能化され、その内部の
論理回路は複雑に構成されている。このＬＳＩの良否を
判別する試験は、その入力端子より試験用信号を入力し
、出力端子から出力された出力値と期待値とを比較する
ことにより行われる。

特に論理ＬＳＩの機能試験（ｆｕｎｃｔｉｏｎａｌ　ｔ
ｅｓｔ　）においては、上記試験用信号の論理状態の組
合せが多く、出力の論理状態を確定するための入力条件
の設定が複雑になるなど、困難な要素が多い。

第２図は上記種々の論理回路及びＲＡ　Ｍ　（ｒａｎｄ
ｏｎａｃｃｅｓｓ　ｍｅｍｏｒｙ）　、ＲＯＭ　（ｒｅ
ａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）、レジスタ等の記憶回
路にて構成された従来の集積論理回路装置を示す回路図
である。これは上述したＬＳＩの試験を容易にする手段
、即ち試験容易化手段を全く考慮していない例であり、
図において、１はＬＳＩ本体、２ａ〜２ｅは入力ピン（
端子）、３ａ〜３ｅは出力ピン（端子）、４はＬＳＩの
試験を行う際にその機能を検証するための論理回路、５
は他の機能を持つ周辺論理回路で、上記論理回路４０入
力部４ａ、出力部４ｂと、ＬＳＩ本体１の入力ピン２ａ
〜２ｅ、出力ピン３ａ〜３ｅとが接続されている。

上記構成において、例えば被試験回路となる論理回路４
を８ビツトのり７プルカウンタとすると、この論理回路
４の動作が正しいかどうかの試験は以下のように行われ
る。

即ち、入力部４ａに２８　　（＝２５６）個のクロック
パルスを入れ、このクロック人力の最後の２５６個目に
出力部４ｂの出力が変化することを確認する。この確認
がとれれば論理回路４は良好であると判別される。その
際、２５６個のクロックパルスは、入力ピン２ａ〜２ｅ
と論理回路４の間に存在する他の周辺論理回路５の機能
を考慮して与えられるが、実際には入力ピン２ａ〜２ｅ
に加える論理の組合せを考え、その組合せの数を論理回
路４の入力部４ａに２５６ｘ２　（＝５１２）回の論理
変化数として伝えて論理回路４を動作させる。そして、
論理回路４の動作結果は出力部４ｂより出力されるが、
この出力値も論理回路４と出力ピン３ａ〜３ｅの間に存
在する論理回路５を考慮して加工される。このことを考
慮して、出力ピン３ａ〜３ｅに論理回路４の動作を司る
入力ピン２ａ〜２ｅの入力の組合せを与える。以上の動
作を繰り返すことにより論理回路４の動作を確認し、そ
の良否を判別している。

第３図はＬＳＩの試験化容易手段を採り入れた従来の築
Ｍ論理回路装置を示す図である０図において、６は論理
回路４の入力部４　ａ　％他の周辺論理回路５の出力部
５ａ及び入力ピン２ｃと接続された選択回路、７は論理
回路４の出力部４ｂ、他の周辺論理回路５の出力部５ｂ
及び出力ピン３ｃと接続された他の選択回路、８はこれ
らの選択回路６，７の入力部６ａ、７ａと接続された試
験専用の入力ピンで、ここから入力される信号によって
選択回路６と選択回路７とが切換制御される。

なお、図中化の第２図と同一符号は同−分を示している
。

このように構成されたものにおいては、試験専用人力ピ
ン８に加えられる信号によって試験回路が形成される。

即ち、入力ピン８に試験信号が加えられると、選択回路
６は入力ピン２ｃに加えられる信号を論理回路４の入力
部４ａに直接伝播する方向に切り換わり、他の選択回路
７は論理回路４の出力（出力部４ｂからの信号）が直接
出力ピン３ｃに伝搬する方向に切り換わる。この状態で
入力ピン２ｃに２５６個のクロックパルスを与え、出力
ピン３ｃの出力を読み取る。そして、２５６個目のクロ
ックパルスが伝わった時の出力ピン３Ｃの出力の変化が
確認されれば、上記カウンタとしての論理回路４の機能
は良好であると判別することができ、これにより論理回
路４の試験が終了する。

〔発明が解決しようとする問題点〕

従来の集積論理回路装置は以上のように構成されており
、第２図に示すような試験容易化手段が考慮されていな
いものにおいては、試験パターンが増大し、従って試験
時間が増加し、更に周辺回路によっては完全な機能の検
証が行えなくなるという問題点がある。また第３図に示
すような試験容易化手段を採用したものにおいても、通
常使用される人出力ピンとは別に試験専用のピンを設け
なければならず、この場合ＬＳＩチップを搭載するパッ
ケージによっては試験専用ピンの設定が不可能な場合も
あり、更に設定できてもその数に制限があるという問題
点があり、従って試験が可能な内部論理回路の数に制限
があり、試験入カバターンの削減による効果も著しくあ
られれないという問題点があった。

この発明は、このような問題点を解消するためになさた
れもので、試験専用ピンを設けることなく試験を容易に
且つ論理回路の細部にわたって行うことができ、しかも
通常使用時には試験回路の影響を全く受けることのない
集積論理回路装置を提供することを目的としている。

〔問題点を解決するための手段〕

この発明に係る集積論理回路装置は、複数の入出力端子
を有し、種々の論理回路等を集積化した集積論理回路に
おいて、入力端子より入力された組合せ論理信号から試
験コード抽出モードを検出する抽出回路と、この抽出回
路の出力により他の入力端子に加えられる試験コードを
保持する保持回路と、この保持回路の出力により試験回
路を形成させる選択回路とを設けたものである。

〔作用〕

本発明においては、抽出回路は入力端子からの組合せ論
理信号を判別し、その信号から試験コード保持モードを
検出する。この試験コード保持モードが検出されると、
保持回路はその抽出回路の出力を受けて入力端子にあら
かじめ加えられている試験コードを保持する。保持回路
に保持された試験コードにより選択回路は試験回路を形
成し、この状態で論理回路の試験が行なわれる。その際
、選択回路によって論理回路の入出力部は回路的に分割
される。

〔実施例〕

以下、この発明の一実施例を図面について説明する。第
１図はこの発明に係る論理集積回路装置を示す回路図で
ある。図中、第２図と同一符号は同−又は相当部分であ
るので、詳細説明は省略する。９は入力側が入力ピン２
ａ、２ｂに接続された抽出回路としての論理積回路で、
入力ピン２　ａ　＋２ｂより入力された組合せ論理信号
から試験コード抽出モードを検出する。そして、この論
理積回路９の出力部９ａが試験コード保持回路１０の保
持指示人力１０ａに接続され、保持回路１０のコード入
力端子１０ｂは入力ピン２ｄに接続されている。さらに
、この保持回路１０の出力部１０Ｃが選択回路６，７の
入力部６ａ、７ａに接続されており、選択回路６，７は
保持回路１０の出力によって、試験対象となる内部の論
理回路４の入力部４ａ、４ｂを回路的に分割して直接Ｌ
Ｓ１本体１の入出力ピンに接続し、試験回路を形成する
。

次に動作について説明する。従来と同様、論理回路４を
８ビツトリツプルカウンタとすると、この論理回路４の
機能試験を行うには先ず入力ピン２ａ及び２ｂにそれぞ
れ組合せ論理信号として“ｌ゛を加える。この結果、論
理積回路９の出力部９ａから“１°の信号が出力される
。この信号により試験コード保持回路１０はそのコード
入力端子１０ｂに加えられている信号を保持し、出力部
１０Ｃより選択回路６．７に伝える。ここで、入力ピン
２ａ、２ｂの一方又は両方に加えられている論理が°０
°となった時点で、抽出回路９の出力部９ａも“０”に
変化し、さらに、保持回路１０はこの変化以後のコード
入力端子１０ｂに加えられる論理の変化に対しても、そ
の出力部１０ｃの値を変化させない。上記保持回路１０
により保持された値が１′であった場合、選択回路６゜
７は試験モードと判断し、選択回路６は人力ピン２ｃと
論理回路４の入力部４ａ間の回路を活性化し、選択回路
７は論理回路４の出力部４ｂと出力ピン３０間の回路を
活性化する。この状態で入力ピン２ｃより２８　　（＝
２５６）個のクロックパルスを与えて論理回路４を動作
させ、キャリー（Ｃａｒｒｙ　）をカウンタ出力部（出
力部４ｂ）から出力ピン３Ｃに伝搬させる。そして、出
力ピン３ｃの出力から論理回路４の動作を確認し、試験
を終了する。最後に、再び入力ピン２ａ、２ｂに′ｌ′
の組合せ論理信号を加え、入力ピン２ｄには０゜を加え
ることによって、選択回路６及び７により活性化される
回路を通常動作時に使用する回路にもどす。

ここで、上記入力ピン２ａ、２ｂに加えられる組合せ論
理信号は、ＬＳＩが通常動作としては使用しない論理の
組合せ信号である必要がある。

なお、上記実施例では、試験コード抽出モードを２本の
人力ピン２ａ、２ｂからの信号でのみ検出しているが、
それ以上の多入力で行ってもよく、抽出回路９の出力９
ａが試験コード保持する時にのみ“１′になるようなも
のであれば、抽出回路９の論理回路は如何なる入力数及
び組合せでもよい。又、論理回路４としてカウンタを例
にとって説明したが、試験対象となる回路は、他のラン
ダム論理回路のみならず、ＲＡＭ、ＲＯＭあるいはＰ　
Ｌ　Ａ　（ｐｒｏｇｒａｍｍａｂｌｅ　ｌｏｇｉｃ　ａ
ｒｒａｙ）等の機能ブロック単位の回路でもよい。さら
に、選択回路６゜７は多信号を活性化できるものでもよ
く、同様の効果を奏する。

さらに、本発明を通用するＬＳＩとしてはロジック専用
ＬＳＩだけではなく、アナログとの混在ＬＳＩにおいて
も同様の効果が得られることはいうまでもない。

〔発明の効果） 以上のように、この発明によれば、通常使用される入力
端子からの組合せ論理信号によって試験コードを保持し
、その保持信号により試験回路を形成するようにしたた
め、試験専用の余分なピンが不要となり、容易に論理回
路の細部にわたって試験を行うことができるという効果
があり、しかも通常使用時には試験回路の影響を全く受
けることはない。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は試
験容易化手段を考慮していない従来例を示す回路図、第
３図は試験容易化手段を採用した従来例を示す回路図で
ある。 １・・・ＬＳＩ、２ａ〜２ｄ・・・入力ピン（端子）、
３ａ〜３ｅ・・・出力ピン（端子）、４．５・・・論理
回路、６，７・・・選択回路、９・・・抽出回路として
の論理積回路、１０・・・保持回路としての論理回路。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）複数の入出力端子を有し種々の論理回路等を集積
   化した集積論理回路において、 前記入力端子より入力された組合せ論理信号から試験コ
   ード抽出モードを検出する抽出回路と、該抽出回路の出
   力により他の入力端子に加えられた試験コードを保持す
   る保持回路と、 該保持回路の出力により試験回路を形成させる選択回路
   とを備えたことを特徴とする集積論理回路装置。
2. （２）前記抽出回路の複数の入力端子はＬＳＩの複数の
   入力ピンに接続されていることを特徴とする特許請求の
   範囲第１項記載の集積論理回路装置。
3. （３）前記選択回路は、単一又は複数回路切り換えて試
   験回路を形成するものであることを特徴とする特許請求
   の範囲第１項又は第２項記載の集積論理回路装置。
4. （４）前記保持回路は、その各入力がそれぞれ１つの入
   力ピンに接続され、その出力は単一又は複数の選択回路
   に接続されていることを特徴とする特許請求の範囲第１
   項ないし第３項のいずれかに記載の集積論理回路装置。