JPS63148175A - 集積論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、特に論理Ｌ　Ｓ　Ｉ　　（Ｌａｒｇｅ　Ｓ
ｃａｌｅＩｎｔｅｇｒａｔｅｄ　Ｃ４ｒｃｕｉｔ）に係
り、内部の論理回路の機能試験を容易に行なうことがで
きる集積論理回路装置に関するものである。

〔従来の技術〕

近年、ＬＳＩはより高集積化、高機能化され、その内部
の論理回路は複数に構成されている。このＬＳＩの良否
を判別する試験は、その入力端子より試験用信号を入力
し、出力端子から出力された出力値と期待値とを比較す
ることにより行われる。特に論理ＬＳＩの機能試験（Ｆ
ｕｎｃｔｉｏｎａｌ　ｔｅｓｔ　）においては、上記試
験用信号の論理状態の組合せが多く、出力の論理状態を
確定するための入力条件の設定が複雑になるなど、困難
な要素が多い。

第３図は上記種々の論理回路及びＲＡ　Ｍ　（Ｒａｎｄ
ｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ　）　％　ＲＯＭ　（
Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）　−。

レジスタ等の記憶回路にて構成された従来の集積論理回
路装置を示す回路図である。これは上述したＬＳＩの試
験を容易にする手段、即ち試験容易化手段を全く考慮し
ていない例であり、図において、１はＬＳＩ本体、２ａ
〜２ｅは入力ピン（端子）、３ａ〜３ｅは出力ピン（端
子）、４はＬＳＩの試験を行う際にその機能を検証する
ための論理回路、５は他の機能を持つ周辺論理回路で、
上記論理回路４の入力部４ａ及び出力部４ｂと、ＬＳＩ
本体１の入力ピン２ａ〜２ｅ及び出力ピン３ａ〜３ｅと
をそれぞれ接続している。

上記構成において、例えば被試験回路となる論理回路４
を８ビツトのりップルカウンタとすると、この論理回路
４の動作が正しいかどうかの試験は以下のように行われ
る。

即ち、入力部４ａに２８　　（−２５・６）個のクロッ
クパルスを入れ、このクロック入力の最後の２５６個目
に出力部４ｂの出力が変化することを確認する。この１
ａ認がとれれば論理回路４は良好であると判別される。

その際、２５６個のクロックパルスは、入力ピン２ａ〜
２ｅと論理回路４の間に存在する周辺論理回路５の機能
を考慮して与えられるが、実際には人力ピン２ａ〜２ｅ
に加える論理の組合せを考え、その組合せの数を論理回
路４の入力部４ａに２５６ｘ２　（＝５１２）回の論理
変化数として伝えて論理回路４を動作させる。

そして、論理回路４の動作結果は出力部４ｂより出力さ
れ名が、この出力値も論理回路４と出力ピン３ａ〜３ｅ
の間に存在する周辺論理回路５を考慮して加工される。

このことを考慮して、出力ピン３ａ〜３ｅに論理回路４
の動作を司る入力ピン２ａ〜２ｅの入力の組合せを与え
る。以上の動作を繰り返すことにより論理回路４の動作
を確認し、その良否を判別している。

第４図はＬＳＩの試験容易化手段を採り入れた従来の集
積論理回路装置を示す図である。図において、６は論理
回路４の入力部４ａ、他の周辺論理回路５の出力部５ａ
、及び入力ピン２ｃと接続された選択回路、７は論理回
路４の出力部４ｂ、他の周辺論理回路５の出力部５ｂ及
び出力ピン３Ｃと接続された他の選択回路、８はこれら
の選択回路６，７の入力部６ａ、７ａと接続された試験
専用の入力ピンで、ここから入力される信号によって選
択回路６と選択回路７とが切換制御される。

なお、図中他の第３図と同一符号は同−分を示している
。

このように構成されたものにおいては、試験専用人力ピ
ン８に加えられる信号によって試験回路が形成される。

即ち、入力ピン８に試験信号が加えられると、選択回路
６は入力ピン２ｃに加えられる信号を論理回路４の入力
部４ａに直接伝播する方向に切り換わり、他の選択回路
７２、は論理回路４の出力（出力部４ｂからの信号）を
直接出力ピン３ｃに伝搬する方向に切り換わる。この状
態で入力ピン２ｃに２５６個のクロックパルスを与え、
出力ピン３ｃの出力を読み取る。そして、２５６個目の
クロックパルスが伝わった時の出力ピン３Ｃの出力の変
化が確認されれば、上記カウンタとしての論理回路４の
機能は良好であると判別することができ、これにより論
理回路４の試験が終了する。

〔発明が解決しようとする問題点〕

従来の集積論理回路装置は以上のように構成されており
、第３図に示すような試験容易化手段が考慮されていな
いものにおいては、試験パターンが増大し、従って試験
時間が増加し、更に周辺回路によっては完全な機能の検
証が行えなくなるという問題点がある。また第４図に示
すような試験容易化手段を採用したものにおいても、通
常使用される入出力ピンとは別に試験専用のピンを設け
なければならず、この場合ＬＳＩチップを搭載するパッ
ケージによっては試験専用ピンの設定が不可能な場合も
あり、更に設定できてもその数に制限があるという問題
点があり、従って試験が可能な内部論理回路の数に制限
があり、試験入カバターンの削減による効果も著しくは
あられれないという問題点があった。

この発明は、このような問題点を解消するためになされ
たもので、試験専用ピンを設けることなく試験を容易に
且つ論理回路の細部にわたって行うことができ、しかも
通常使用時には試験回路の影響を全く受けることのない
集積論理回路装置を提供することを目的としている。

〔問題点を解決するための手段〕

この発明に係る集積論理回路装置は、通常動作時に使用
する複数の入力端子に接続され、入力端子に入力された
組合せ論理信号から試験コード検出モードを抽出する抽
出回路と、該抽出回路の出力により他の入力端子に加え
られる試験コードを保持する保持回路と、この保持回路
の出力に接続された信号化回路と、この信号化回路の出
力により試験回路を形成させる選択回路とを設けたもの
である。

〔作用〕

本発明においては、入力端子からの組合せ論理信号を判
別し、その信号から試験コード検出モードを抽出する。

試験コード検出モードが検出されると、保持回路は入力
端子に加えられる試験コードを保持する。保持された試
験コードは信号化回路により選択信号を抽出し、選択回
路はその選択信号を受けて試験回路を形成し、この状態
で論理回路の試験が行われる。その際、選択回路によっ
て検査目的の論理回路の入出力部は回路的に分割される
。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、この発明に係る集積論理回路装置を示す回路図で
ある。図中、従来例を示した第３図または第４図と同一
符号は同−又は相当部分であるので詳細説明は省略する
。９は入力端子が入力ピン２ａ、２ｂに接続された抽出
回路としての論理積回路である。この論理積回路９の出
力９ａは試験コード保持回路１０の保持指示人力１０ａ
に接続され、保持回路ＩＯのコード入力端子１０ｂ、ｌ
Ｑｃはそれぞれ入力ピン２ｄ、２ｅに接続されている。

この保持回路１０の出力１０ｄ、１０ｅは信号化回路と
しての論理和回路１１の入力端子に接続されている。論
理和回路１１の出力１１ａは選択回路６．７の選択入力
部５ａ、７ａに接続されている。

次に第１図の実施例の動作について説明する。

従来例と同様、論理回路４を８ピッ１−リップルカウン
タとすると、この論理回路４の機能試験を行うには、先
ず入力ピン２ａ及び２ｂにそれぞれ組合せ論理信号とし
て“１″を加える。この結果、論理積回路９の出力９ａ
から“１°の信号が出力される。この信号により試験コ
ード保持回路１０はあらかしめ入力端子２ｄ、２ｅに加
えられている組合せ論理をその入力端子１０ｂ、１０ｃ
から回路内部に伝える。ここで、入力ピン２ａ、２ｂの
一方又は両方に加えられている論理が“０゛　となった
時点で、抽出回路９の出力９ａも“０°に変化し、さら
に保持回路１０はこの変化以後のコード入力端子１０ｂ
、ＩＯＣに加えられる論理の変化に対してもその出力１
０ｄ、ｔｏｅの値を変化させない。上記保持回路１０に
保持された値は論理和回路１１を通して選択回路６．７
に伝わる。

例えば、保持回路１０に保持され出力部１０ｄ。

１ｏｅに出力されている値が共に“０゛であるならば、
この値は論理和回路１１によりその出力１１ａに１゛を
出力する。この°１゛の論理値により選択回路６．７は
試験モードと判断し、選択回路６は入力ピン２Ｃと論理
回路４の入力部４ａ間の回路を、選択回路７は論理回路
４の出力部４ｂと出力ピン３Ｃ間の回路をそれぞれ活性
化する。

なお、保持回路１０の出力１０ｄ、１０ｅの一方又は両
方が“１”になるような試験コードを保持した場合、選
択回路６，７は通常使用時の回路を活性化する。この状
態で入力ピン２Ｃより２８　（−２５６）個のクロック
パルスを与えて論理回路４を動作させ、キャリー（Ｃａ
ｒｒｙ　）をカウンタ出力、即ち出力部４ｂから出力ピ
ン３Ｃに伝搬させる。そして、出力ピン３Ｃの出力変化
により論理回路４の動作を確認する。

最後に先ず入力ピン２ｄ、２ｅの一方又は両方に“１′
の組合せ論理を加えておく。次に再び入力ピン２ａ、　
　２ｂに共にｌ′の組合せ論理を加え、保持回路１０に
入力ピン２ｄ、２ｅに加えられている値を保持させる。

入力ピン２ｄ、２ｅに加えられていた１”を含む組合せ
論理信号により保持回路１０の出力１０ｄ、１０ｅは“
１′を含む組合せ論理を出力する。この値を受は論理和
回路１１は“Ｏ゛を出力する。論理和回路１１の出力１
１ａが０゛になることにより、選択回路６．７は通常使
用時の回路を活性化させて試験を終了する。

なお、ここで入力ピン２ａ、２ｂに加えられる組合せ論
理信号は、ＬＳＩが通常動作としては使用しない論理の
組合せである必要がある。

次に、この発明の他の実施例を第２図について説明する
。なお図中、第１図と同一符号は同−又は相当部分であ
るので、詳細説明は省略する。保持回路１０の出力１０
ｄ、ｔｏｅは信号化回路１１のみならず信号化回路とし
ての論理積回路１２〜１４の入力端子に接続されている
。論理積回路１２．１３の出力はそれぞれ選択回路１５
．２２の選択入力部ｉｓａ、２２ａ及び選択回路１６゜
２３の選択入力部１６ａ、２３ａに接続されている。論
理積回路１４の出力は選択回路１７，１８゜２４．２５
の選択入力部１７ａ、１８ａ、２４ａ。

２５ａに接続されている。論理回路４が選択回路６．７
、周辺論理回路５と接続されているのと同様に、論理回
路１９は選択回路１５．２２と、論理回路２０は選択回
路１６．２３と、論理回路２１は選択回路１７．１８，
２４．２５と接続されている。さらに、選択回路６及び
７の入力部が入力ピン２Ｃ％出力ピン３ａ及び周辺論理
回路５の端子５ａ、５ｂと接続されているのと同様に、
選択回路１５．２２は入力ピン２ｆ、出力ピン３ｂ及び
周辺論理回路５の端子５ｃ、５ｄと、選択回路１６．２
３は入力ピン２ｇ、出力ピン３Ｃ及び周辺論理回路５の
端子５ｅ、５ｆと、選択回路１７．２４は入力ピン２ｈ
、出力ピン３ｄ及び周辺論理回路５の端子５ｇ、５ｈと
、選択回路１８゜２５は入力ピン２ｉ＋　出力ピン３ｅ
及び周辺論理回路５の端子５ｉ、５ｊとそれぞれ接続さ
れている。

次に、第２図の実施例の動作については、信号化回路１
２〜１４の出力が１゛になる人力に与えられる論理の組
合せが、第１図における信号化回路１１の出力が“１゛
になる入力に与えられる論理の組合せと異なるだけで、
他は第１図の動作と変わりがない。

つまり、保持回路１０の出力部ｉｏａ、ｔｏｅから出力
される論理の組合せが“００′の場合、第１図について
説明したように、試験時には入力ピン２Ｃ−選択回路６
−試験対象となる論理回路４−選択回路７−出力ピン３
ａの回路網が活性化される。同様に、保持回路１０の出
力部１０ｄ。

１０ｅの出力論理の組合せが“０１’　の場合には、入
力ピン２ｆ−選択回路１５−試験対象となる論理回路１
９−選択回路２２−出力ピン３ｂの回路が“１０’　の
場合には、入力ピン２ｇ−選択回路１６−試験対象とな
る論理回路２０−選択回路２３−出力ピン３Ｃの回路が
“１１”の場合には、入力ピン２ｈ−選択回路１７−試
験対象となる論理回路２１の回路及び人力ピン２１−選
択回路１８−！ｌ１１１理回路２１の回路と、さらに論
理回路２１−選択回路２４−出力ピン３ｄ及び論理回路
２１−選択回路２５−出力ピン３ｅの回路がそれぞれ活
性化される。各信号化回路１１〜１４は、その出力が“
０′になる入力に与えられる論理の組合せにおいては、
通常に使用される入力ピン２ｃ。

２「〜２１−周辺論理回路５−選択回路６，１５〜１８
−論理回路４．１９〜２１−周辺論理回路５−選択回路
７，２２〜２５−出力ピン３ａ〜３ｅの回路が活性化さ
れる。

なお、上記実施例では、抽出回路としての論理積回路９
の入力を２本の入力ピン２ａ、２ｂがらの信号で動作さ
せているが、論理積回路９の入力数を増やしても、また
他の入力ピンからの信号で動作させてもよい。また、抽
出回路の論理は和でもよく、他の積、和の論理の組合せ
でもよい。

また、保持回路１０の試験コード入出力及び信号化回路
１１〜１４の入力数は増やしてもよい。

さらに信号化回路１１〜工４の論理は抽出回路９の場合
と同様、他の論理およびその組合せでもよく、信号化回
路１１〜１４は互いに同じ論理の組合せでもよい。

また、論理回路４．１９〜２１としてカウンタを例にと
って説明したが、試験対象となる回路はランダムロジッ
クのみならず、ＲＡＭ、ＲＯＭ。

Ｐ　Ｌ　Ａ　（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ
　Ａｒｒａｙ）等の機能ブロック単位の回路でも良く、
同様の効果を奏する。

更に、ＬＳＩとしてはロジック専用ＬＳＩだけでなく、
アナログとの混在ＬＳＩでも同様の効果が得られること
はいうまでもない。

〔発明の効果〕

以上のように、この発明によれば、通常使用される入力
端子からの通常時には使用されない組合せ論理信号によ
って他の入力端子に加えられる試験コードを検出し、そ
の試験コードにより試験回路形成を指示する信号を生成
するようにしたため、試験専用の余分なピンが不要とな
り、容易に論理回路の細部にわたって試験を行うことが
でき、しかも通常使用時には試験回路の影響を全く受け
ることはないという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による集積論理回路装置を
示す回路図、第２図はこの発明の他の実施例による集積
論理回路装置を示す回路図、第３図は試験容易化手段を
採用していない従来装置を示す回路図、第４図は試験容
易化手段を採用した従来装置を示す回路図である。 図において、１はＬＳＩ本体、２ａ〜２１は入力ピン（
端子）、３ａ〜３ｅは出力ピン（端子）、４．５．１９
〜２１は論理回路、６，７．１５〜１８．２２〜２５は
選択回路、８は試験専用ピン（端子）、９は抽出回路と
しての論理積回路、１０は保持回路、−１１〜１４は信
号化回路としての論理和回路である。 なお図中、同一符号は同−又は相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）複数の入出力端子を有し種々の論理回路を集積化
   した集積論理回路装置において、 前記入力端子より入力される通常時には使用されない組
   合せの組合せ論理信号から試験コード抽出モードを検出
   する抽出回路と、 該抽出回路の出力により他の入力端子に加えられた試験
   コードを保持する保持回路と、 該保持回路の出力より選択指示信号を生成する信号化回
   路と、 該信号化回路の出力により所定の論理回路の試験をする
   ための試験回路を形成させる選択回路とを備えたことを
   特徴とする集積論理回路装置。
2. （２）前記抽出回路の複数の入力端子はＬＳＩの複数の
   入力ピンに接続されていることを特徴とする特許請求の
   範囲第１項記載の集積論理回路装置。
3. （３）前記保持回路は、その複数の入力端子がＬＳＩの
   複数の入力ピンに接続されていることを特徴とする特許
   請求の範囲第１項又は第２項に記載の集積論理回路装置
   。
4. （４）前記信号化回路は、その入力端子数が前記保持回
   路の出力数と等しいことを特徴とする特許請求の範囲第
   １項ないし第３項のいずれかに記載の集積論理回路装置
   。
5. （５）前記選択回路は、複数の試験回路を形成するもの
   であることを特徴とする特許請求の範囲第１項ないし第
   ４項のいずれかに記載の集積論理回路装置。
6. （６）前記複数の試験回路は、これと同数の前記信号化
   回路の出力によって個別に試験を行なうものであること
   を特徴とする特許請求の範囲第５項に記載の集積論理回
   路装置。