JPS6243216A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPS6243216A JPS6243216A JP60182788A JP18278885A JPS6243216A JP S6243216 A JPS6243216 A JP S6243216A JP 60182788 A JP60182788 A JP 60182788A JP 18278885 A JP18278885 A JP 18278885A JP S6243216 A JPS6243216 A JP S6243216A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- oscillator
- variable
- divider
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/10—Indirect frequency synthesis using a frequency multiplier in the phase-locked loop or in the reference signal path
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分＊）
本発明は、周波数シンセサイザの回路構成に関する。
（従来の技術）
第８図および第４図は、それぞれ従来技術による周波数
シンセサイザの実例を示すブロック図である。第８図に
おいて、３１は電圧制御発振器、３２は可変１／Ｎ分周
器、！＆は位相比較器、３４は基準周波数発振器、３６
はループフィルタである。第４図において、４１は電圧
制御発振器、４２は固定１／Ａ分周器、４３は可変１／
Ｎ分周器、４４は位相比較器、４６は基準周波数発振器
、４６はルーズフィルタである。
シンセサイザの実例を示すブロック図である。第８図に
おいて、３１は電圧制御発振器、３２は可変１／Ｎ分周
器、！＆は位相比較器、３４は基準周波数発振器、３６
はループフィルタである。第４図において、４１は電圧
制御発振器、４２は固定１／Ａ分周器、４３は可変１／
Ｎ分周器、４４は位相比較器、４６は基準周波数発振器
、４６はルーズフィルタである。
第３図に示す周波数シンセサイザにおいて、電圧制御発
振器３１の出力は、直接、または増幅器（図示していな
い）を介して可変１／Ｎ分周器δ２に接続されている。
振器３１の出力は、直接、または増幅器（図示していな
い）を介して可変１／Ｎ分周器δ２に接続されている。
分局出力は可変１／Ｎ分周器３２から位相比較器３５に
入力され、基準周波数発振器３４の出力との間で位相が
比較され、電圧制御発振器＆１へ制御電圧を与えている
。
入力され、基準周波数発振器３４の出力との間で位相が
比較され、電圧制御発振器＆１へ制御電圧を与えている
。
第４図に示す周波数シンセサイザにおいて、電圧制御発
振器４１の出力は、固定１／Ａ分周器４２と可変１／Ｎ
分周器４３とを介して位相比較器４４に入力され、基準
周波数発振器４６の出力との間で位相が比較され、電圧
制御発振器４１へ制御電圧を与えている。第４図の周波
数シンセサイザは、第８図のものに比べて高い周波数で
動作するものである。
振器４１の出力は、固定１／Ａ分周器４２と可変１／Ｎ
分周器４３とを介して位相比較器４４に入力され、基準
周波数発振器４６の出力との間で位相が比較され、電圧
制御発振器４１へ制御電圧を与えている。第４図の周波
数シンセサイザは、第８図のものに比べて高い周波数で
動作するものである。
（発明が解決しようとする問題点）
上述した従来の周波数シンセサイザは、高い周波数まで
動作させる場合に高い周波数で動作する可変１／Ｎ分周
器を設計するのが困難であるとともに、ＩＣ化すること
も困難であるため、固定１／Ａ分周器によυいったん周
波数を低くしてから可変１／Ｎ分周器に加えている。こ
のため、斯かる高周波で動作する周波数シンセサイザ岐
低周波て動作するものに比べて分周比が大きくなるため
、基準周波数をその分だけ低くしなければならず、Ｓ／
Ｎが低下するとともにロックアツプタイムが長くなる七
いう欠点があった。
動作させる場合に高い周波数で動作する可変１／Ｎ分周
器を設計するのが困難であるとともに、ＩＣ化すること
も困難であるため、固定１／Ａ分周器によυいったん周
波数を低くしてから可変１／Ｎ分周器に加えている。こ
のため、斯かる高周波で動作する周波数シンセサイザ岐
低周波て動作するものに比べて分周比が大きくなるため
、基準周波数をその分だけ低くしなければならず、Ｓ／
Ｎが低下するとともにロックアツプタイムが長くなる七
いう欠点があった。
本発明の目的は、周波数シンセサイザを構成する可変１
／Ｎ分周器と位相比較器との間に逓倍器を挿入すること
により上記欠点を除去し、基準周波数を低くする必要が
ないように構成した周波数シンセサイザを提供すること
にある。
／Ｎ分周器と位相比較器との間に逓倍器を挿入すること
により上記欠点を除去し、基準周波数を低くする必要が
ないように構成した周波数シンセサイザを提供すること
にある。
（問題点を解決するための手段）
本発明による周波数シンセサイザは、ＰＬＬＤＯ路とＸ
Ｂ逓倍器とを具備して構成したものである。
Ｂ逓倍器とを具備して構成したものである。
ＰＬＬ回路は電圧制御発振器、固定１／Ａ分周器（Ａ〉
２の整数）、可変１／Ｎ分周器（Ｎ〉２の整数）、位相
比較器、基準周波数発振器、ならびにループフィルタに
よって構成されたものである。
２の整数）、可変１／Ｎ分周器（Ｎ〉２の整数）、位相
比較器、基準周波数発振器、ならびにループフィルタに
よって構成されたものである。
ＸＢ逓倍器は、可変１／Ｎ分周器と位相比較器との関に
接続されたものであ）、第２のＰＬＬ回路または高調波
発生回路によって構成されたものである。
接続されたものであ）、第２のＰＬＬ回路または高調波
発生回路によって構成されたものである。
（実施例）
次に１本発明について図面を参照して説明する。
第１図は、本発明による周波数シンセサイザの第１の実
施例を示すブロック図である。ｗ４１図において、１１
は電圧制御発振器、１２は固定１／Ａ分周器、１Ｓは可
変１／Ｎ分周器、１４はＸＢ逓倍器、１６は位相比較器
、１６は基準周波数発振器、１７はループフィルタであ
る。
施例を示すブロック図である。ｗ４１図において、１１
は電圧制御発振器、１２は固定１／Ａ分周器、１Ｓは可
変１／Ｎ分周器、１４はＸＢ逓倍器、１６は位相比較器
、１６は基準周波数発振器、１７はループフィルタであ
る。
第１図において、電圧制御発振器１１の出力は固定１／
Ａ分周器１２と、可変１／Ｎ分周器１３と、ＸＢ逓倍器
１４とによって分局および逓倍される。上記分周／逓倍
器の全体で分周数は（１／Ａ）Ｘ（１／Ｎ）〆Ｂである
。ここで、ＡおよびＮは１以上の整数、Ｂは２以上の整
数である。位相比較器１５は基準周波数発振器１６の出
力およびＸＢ逓倍器１４の出力がそれぞれ十入力端子、
および−入力端子から入力され、両者間の位相差を直流
電圧に変換して出力する。位相比較器１６の出力はルー
プフィルタ１７に加えられ、不要な交流成分が除去され
た後に電圧制御発振器１１の制御電圧入力端子に加えら
れる。
Ａ分周器１２と、可変１／Ｎ分周器１３と、ＸＢ逓倍器
１４とによって分局および逓倍される。上記分周／逓倍
器の全体で分周数は（１／Ａ）Ｘ（１／Ｎ）〆Ｂである
。ここで、ＡおよびＮは１以上の整数、Ｂは２以上の整
数である。位相比較器１５は基準周波数発振器１６の出
力およびＸＢ逓倍器１４の出力がそれぞれ十入力端子、
および−入力端子から入力され、両者間の位相差を直流
電圧に変換して出力する。位相比較器１６の出力はルー
プフィルタ１７に加えられ、不要な交流成分が除去され
た後に電圧制御発振器１１の制御電圧入力端子に加えら
れる。
このとき、基準周波数をｆＲとすると電圧制御発掘器１
１の発振周波数ｆＱは、 ｆ ｏ ＝ ｆ ＲＩＩ Ａ −Ｎ ・ （１／Ｂ）
・ 拳 （１１によって与えられる。ここで、Ｂ
＝Ａとするとｆｏ＝ｆＲ＠Ａ＠Ｎ−（１／Ａ）＝ｆｌ−
Ｎ・・−−＋２１ となり、第３図に示す従来技術による周波数シンセサイ
ザにおける電圧制御発振器３１の発振周波数ｆｏと基準
周波数発振器３４０基準周波数ｆ只との関係を満足し、 ｆＯ＝’Ｒ’Ｎ ””１３１が得られる。
１の発振周波数ｆＱは、 ｆ ｏ ＝ ｆ ＲＩＩ Ａ −Ｎ ・ （１／Ｂ）
・ 拳 （１１によって与えられる。ここで、Ｂ
＝Ａとするとｆｏ＝ｆＲ＠Ａ＠Ｎ−（１／Ａ）＝ｆｌ−
Ｎ・・−−＋２１ となり、第３図に示す従来技術による周波数シンセサイ
ザにおける電圧制御発振器３１の発振周波数ｆｏと基準
周波数発振器３４０基準周波数ｆ只との関係を満足し、 ｆＯ＝’Ｒ’Ｎ ””１３１が得られる。
第２図は、本発明による周波数シンセサイザの第２の実
施例を示すブロック図である。第２図において、２１は
電圧制御発掘器、２２は固定１／Ａ分周器、２Ｓは可変
１／Ｎ分周器、２４は位相比較器、２６は１／Ｂ分周器
、２６は電圧制御発掘器、２７は位相比較器、２８は基
準周波数発振器、２９はループフィルタでアル。
施例を示すブロック図である。第２図において、２１は
電圧制御発掘器、２２は固定１／Ａ分周器、２Ｓは可変
１／Ｎ分周器、２４は位相比較器、２６は１／Ｂ分周器
、２６は電圧制御発掘器、２７は位相比較器、２８は基
準周波数発振器、２９はループフィルタでアル。
第２図において、第２の実施例は第１の実施例において
Ｂ倍の逓倍器１４をＰＬＬ回路によって構成したもので
ある。
Ｂ倍の逓倍器１４をＰＬＬ回路によって構成したもので
ある。
第２の実施例は第１の実施例と基本的には同様な構成を
有し、電圧制御発振器２１の出力は固定１／Ａ分周器２
２および可変１／Ｎ分周器２３によって分周される。分
周出力は位相比較器２４の＋側入力端子に入力され、一
方、電圧制御発振器２６の出力は１／Ｂ分周器２５で分
周され、固定１／Ｂ分周器２５の分周出力と位相比較さ
れる。
有し、電圧制御発振器２１の出力は固定１／Ａ分周器２
２および可変１／Ｎ分周器２３によって分周される。分
周出力は位相比較器２４の＋側入力端子に入力され、一
方、電圧制御発振器２６の出力は１／Ｂ分周器２５で分
周され、固定１／Ｂ分周器２５の分周出力と位相比較さ
れる。
位相比較器２４の出力は電圧制御発振器２６の制御電圧
入力端子に帰還され、その結果、電圧制御発振器２６の
出力周波数ｆｃは ｆ ＝ｆ・−・＋φＢ・・−１４１ ００Ａ Ｎ となる。
入力端子に帰還され、その結果、電圧制御発振器２６の
出力周波数ｆｃは ｆ ＝ｆ・−・＋φＢ・・−１４１ ００Ａ Ｎ となる。
したがって、可変１／Ｎ分周器２５の出力周波数ｆＯ−
（１／Ａ）−（１／Ｎ）をＢ逓倍したことになる。以後
の動作は第１の実施例と同様であるから、ｆＯは第（１
）式によって与えられる。
（１／Ａ）−（１／Ｎ）をＢ逓倍したことになる。以後
の動作は第１の実施例と同様であるから、ｆＯは第（１
）式によって与えられる。
（発明の効果）
以上説明したように本発明は、周波数シンセサイザを構
成する可変１／Ｎ分周器と位相比較器との間に逓倍器を
挿入することによシ、電圧制御発振器の出力周波数から
固定１／Ａ分周器と可変１／Ｎ分周器とによって分周し
て得られた周波数より高い周波数を基準周波数として使
用できるため、Ｓ／Ｎを向上できるとともにロックアツ
プタイムを短縮できるという効果がある。
成する可変１／Ｎ分周器と位相比較器との間に逓倍器を
挿入することによシ、電圧制御発振器の出力周波数から
固定１／Ａ分周器と可変１／Ｎ分周器とによって分周し
て得られた周波数より高い周波数を基準周波数として使
用できるため、Ｓ／Ｎを向上できるとともにロックアツ
プタイムを短縮できるという効果がある。
第１図に、本発明による周波数シンセサイザの第１の実
施例を示すブロック図である。 第２図は、本発明による周波数シンセサイザの第２の実
施例を示すブロック図である。 第３図および第４図は、従来技術による周波数シンセサ
イザの実例を示すブロック図である。 １１．２１，２６．墨１，４１命・９電圧制御発振器 １２．２２，４２・φ・固定１／Ａ分周器ＩＳ、２Ｓ、
Ｓ２，４Ｂ−−可変１／Ｎ分周器１４・・・ＸＢ逓倍器 ２６−ψ・１／Ｂ分周器
施例を示すブロック図である。 第２図は、本発明による周波数シンセサイザの第２の実
施例を示すブロック図である。 第３図および第４図は、従来技術による周波数シンセサ
イザの実例を示すブロック図である。 １１．２１，２６．墨１，４１命・９電圧制御発振器 １２．２２，４２・φ・固定１／Ａ分周器ＩＳ、２Ｓ、
Ｓ２，４Ｂ−−可変１／Ｎ分周器１４・・・ＸＢ逓倍器 ２６−ψ・１／Ｂ分周器
Claims (1)
- 電圧制御発振器、固定１／Ａ分周器（Ａ≧２の整数）、
可変１／Ｎ分周器（Ｎ≧２の整数）、位相比較器、基準
周波数発振器、ならびにループフィルタによつて構成さ
れるＰＬＬ回路と、前記可変１／Ｎ分周器と前記位相比
較器との間に接続された第２のＰＬＬ回路または高調波
発生回路によるＸＢ逓倍器とを具備して構成したことを
特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182788A JPS6243216A (ja) | 1985-08-20 | 1985-08-20 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182788A JPS6243216A (ja) | 1985-08-20 | 1985-08-20 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243216A true JPS6243216A (ja) | 1987-02-25 |
Family
ID=16124426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182788A Pending JPS6243216A (ja) | 1985-08-20 | 1985-08-20 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243216A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135310A (en) * | 1975-05-19 | 1976-11-24 | Nippon Telegr & Teleph Corp <Ntt> | Local oscillator for multi-channel |
| JPS5483752A (en) * | 1977-12-16 | 1979-07-04 | Matsushita Electric Ind Co Ltd | Pll frequency synthesizer system |
-
1985
- 1985-08-20 JP JP60182788A patent/JPS6243216A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135310A (en) * | 1975-05-19 | 1976-11-24 | Nippon Telegr & Teleph Corp <Ntt> | Local oscillator for multi-channel |
| JPS5483752A (en) * | 1977-12-16 | 1979-07-04 | Matsushita Electric Ind Co Ltd | Pll frequency synthesizer system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970072709A (ko) | 주파수 체배회로 | |
| JPS6359116A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH0210768A (ja) | 半導体チツプ | |
| JPS6243216A (ja) | 周波数シンセサイザ | |
| JPH06121778A (ja) | スイッチング周波数発生器 | |
| US8456179B2 (en) | Angular velocity detection device | |
| JP2580833B2 (ja) | 周波数変換回路 | |
| US3866137A (en) | Phase locked frequency divider circuitry | |
| JPS63128816A (ja) | Ｐｌｌ回路 | |
| KR100345308B1 (ko) | 주파수 변환기를 사용하여 두 개 영역의 주파수를발생시키는 주파수발생기 | |
| JPS5661833A (en) | Phase synchronous oscillating circuit | |
| ES8306299A1 (es) | Transductor de frecuencia de onda sostenida y bucle con sin-cronizacion de fase. | |
| JPH09135167A (ja) | 位相同期ループ装置 | |
| JPH01282926A (ja) | 位相同期発振器 | |
| JP2834740B2 (ja) | 周波数シンセサイザ | |
| JPS61163719A (ja) | 周波数シンセサイザ方式 | |
| JPS5530273A (en) | Pll synthesizer | |
| JPS60241334A (ja) | コヒ−レント信号発生周波数シンセサイザ | |
| JPH0783214B2 (ja) | 高周波発振回路 | |
| JPS62107503A (ja) | ３てい倍回路 | |
| JPH0352404A (ja) | 逓倍型水晶発振器 | |
| JPS5964928A (ja) | 集積回路 | |
| JPS60148204A (ja) | 周波数変調装置 | |
| JPH01101726A (ja) | 周波数逓倍回路 | |
| JPS63312724A (ja) | 周波数シンセサイザ |