JPS61163719A - 周波数シンセサイザ方式 - Google Patents
周波数シンセサイザ方式Info
- Publication number
- JPS61163719A JPS61163719A JP60003339A JP333985A JPS61163719A JP S61163719 A JPS61163719 A JP S61163719A JP 60003339 A JP60003339 A JP 60003339A JP 333985 A JP333985 A JP 333985A JP S61163719 A JPS61163719 A JP S61163719A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- variable
- oscillator
- output
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は周波数シンセサイザの改良に関するものである
。
。
（従来技術とその問題点）
第２図は従来方式の実施例であって、■は電圧制御発振
器、２はｌ／’Ｍ可変分周器、３は基準周波数発振器、
４は位相比較器、５は低域ｆ波器。
器、２はｌ／’Ｍ可変分周器、３は基準周波数発振器、
４は位相比較器、５は低域ｆ波器。
６は分周制御回路である。
従来方式の動作を説明すると、電圧制御発振器１の出力
をｌ／Ｍ可変分周器２により１７Ｍ分周した信号と基準
周波数発振器３からの基準周波信号とを位相比較器４で
位相比較して誤差信号を得。
をｌ／Ｍ可変分周器２により１７Ｍ分周した信号と基準
周波数発振器３からの基準周波信号とを位相比較器４で
位相比較して誤差信号を得。
該誤差信号を低域Ｐ波器５で低域ｆ波し前記電圧制御発
振器に帰還し、閉回路を形成する。この方式においては
シンセサイザの出力周波数４と基準周波信号ｆｒｅｆ
との間には ｆ０＝ Ｍ ｘ ｆｒｅｆなる関係が成立
するため、出力周波数４はｆｒｅｆの整数倍にしかなら
ず、いくつかの周波数切替幅の出力周波数を得ようとす
るといくつもの基準周波数発振器が必要となった。ｔた
周波数切替幅を細かくしようとすると、基準周波数ｆｒ
ｅｆを低く設定せざるを得ぬため１／Ｍ分周器の分局数
を大きくせねばならず、シンセサイザルー１のループ利
得が低下し。
振器に帰還し、閉回路を形成する。この方式においては
シンセサイザの出力周波数４と基準周波信号ｆｒｅｆ
との間には ｆ０＝ Ｍ ｘ ｆｒｅｆなる関係が成立
するため、出力周波数４はｆｒｅｆの整数倍にしかなら
ず、いくつかの周波数切替幅の出力周波数を得ようとす
るといくつもの基準周波数発振器が必要となった。ｔた
周波数切替幅を細かくしようとすると、基準周波数ｆｒ
ｅｆを低く設定せざるを得ぬため１／Ｍ分周器の分局数
を大きくせねばならず、シンセサイザルー１のループ利
得が低下し。
周波数切替時の応答特性が悪くなったり、安定性が損な
われたりし、実用上の問題があった。
われたりし、実用上の問題があった。
（目的）
本発明はこれらの欠点を解決するため、シンセサイザの
基準周波数発振器と位相比較器との間に可変分周器、可
変逓倍器を設け、基準周波数を任意に可変するとともに
、シンセサイザループ内の可変分周器と連動制御するこ
とにより、安定でかつ任意の出力周波数を得ようとする
ものである。
基準周波数発振器と位相比較器との間に可変分周器、可
変逓倍器を設け、基準周波数を任意に可変するとともに
、シンセサイザループ内の可変分周器と連動制御するこ
とにより、安定でかつ任意の出力周波数を得ようとする
ものである。
（実施例）
第１図は本発明の実施例であって、１は電圧制御発振器
、２は１ｉＭ可変分周器、３は基準周波数発振器、４は
位相比較器、５は低域Ｆ波器、７は１ｉθ可変分周器、
８は可変Ｎ逓倍器、９は分周逓倍制御回路である。
、２は１ｉＭ可変分周器、３は基準周波数発振器、４は
位相比較器、５は低域Ｆ波器、７は１ｉθ可変分周器、
８は可変Ｎ逓倍器、９は分周逓倍制御回路である。
基準周波数発振器３の出力を１ｉθ可変分周器７で分周
後、可変Ｎ逓倍器８でＮ逓倍して得られた基準周波信号
と電圧制御発振器１の出力を１ｉＭ可変分周器２で分周
して得られた信号とを位相比較器４で位相比較して誤差
信号を得、該誤差信号を低域ｆ波器５でｆ波し前記電圧
制御発振器に滞還し、閉回路を形成するとともに、前記
１ｉθ可変分周器、可変Ｎ逓倍器、ｌ／Ｍ可変分周器の
分周数および逓倍数を分周逓倍制御回路９で連動制御す
る。次に前記構成による具体的動作の一例を第３図によ
り説明する。基準周波数発振器の出力周波数５ＭＨｚ、
１ ／θ可変分周器の分周数θを５ｏｏｏｏ 、可変
Ｎ逓倍器の逓倍数Ｎｆ５０とした場合。
後、可変Ｎ逓倍器８でＮ逓倍して得られた基準周波信号
と電圧制御発振器１の出力を１ｉＭ可変分周器２で分周
して得られた信号とを位相比較器４で位相比較して誤差
信号を得、該誤差信号を低域ｆ波器５でｆ波し前記電圧
制御発振器に滞還し、閉回路を形成するとともに、前記
１ｉθ可変分周器、可変Ｎ逓倍器、ｌ／Ｍ可変分周器の
分周数および逓倍数を分周逓倍制御回路９で連動制御す
る。次に前記構成による具体的動作の一例を第３図によ
り説明する。基準周波数発振器の出力周波数５ＭＨｚ、
１ ／θ可変分周器の分周数θを５ｏｏｏｏ 、可変
Ｎ逓倍器の逓倍数Ｎｆ５０とした場合。
基準周波数ｆｒｅｆは５ｋＨｚとなる（ ｆｒｅｆ ＝
５ Ｘ １０’ｘ」現−＝５ Ｘ １０”Ｈｚ ）
、さらにこの基準周波数をもとに前記１ｉＭ可変分周器
の分周数Ｍを３００００としてシンセサイザループを動
作させた場合出力周波数４は１５０ ＭＩ−Ｉ ｚとな
る（ｆｏ ＝ ｆｒｅｆ ｘ Ｍ ＝５０００ Ｘ ３
００００ ＝１５０ Ｘ １０’Ｈｚ ）θ同様に基準
発振器出力周波数を５ＭＨｚ、ｌ／θ町変分周器の分周
数θを４９９９８ 、可変Ｎ逓倍器の逓倍数を５０．
１ｉＭ可変分周器の分周数Ｍを２９９９９とした場合式
は１５０．００１ ＭＨｚとなる。この様にｌ／θ可変
分周器の分周数θ、可変Ｎｆｉ倍器の逓倍数Ｎ、ｌ／Ｍ
可変分周器の分周数Ｍを連動制御することにより、第３
図に示すように基準周波数を約５ｋＨｚに選定した場合
でも、切替周波数幅１ｋＨｚの信号が得られることにな
り、ループ利得を低下さｉることなく認意の周波数の出
力が発振可能となる。
５ Ｘ １０’ｘ」現−＝５ Ｘ １０”Ｈｚ ）
、さらにこの基準周波数をもとに前記１ｉＭ可変分周器
の分周数Ｍを３００００としてシンセサイザループを動
作させた場合出力周波数４は１５０ ＭＩ−Ｉ ｚとな
る（ｆｏ ＝ ｆｒｅｆ ｘ Ｍ ＝５０００ Ｘ ３
００００ ＝１５０ Ｘ １０’Ｈｚ ）θ同様に基準
発振器出力周波数を５ＭＨｚ、ｌ／θ町変分周器の分周
数θを４９９９８ 、可変Ｎ逓倍器の逓倍数を５０．
１ｉＭ可変分周器の分周数Ｍを２９９９９とした場合式
は１５０．００１ ＭＨｚとなる。この様にｌ／θ可変
分周器の分周数θ、可変Ｎｆｉ倍器の逓倍数Ｎ、ｌ／Ｍ
可変分周器の分周数Ｍを連動制御することにより、第３
図に示すように基準周波数を約５ｋＨｚに選定した場合
でも、切替周波数幅１ｋＨｚの信号が得られることにな
り、ループ利得を低下さｉることなく認意の周波数の出
力が発振可能となる。
（効果）
以上説明したように本発明によれば、要求される出力周
波数のステップ間隔が小さい場合でも位相比較器の基準
入力周波数を高くとれるため、良好な周波数応答特性が
得られ９周波数切替時の応答速度が早くなる他、基準周
波数発振器を何種類も用意する必要がないというメリッ
トもある。
波数のステップ間隔が小さい場合でも位相比較器の基準
入力周波数を高くとれるため、良好な周波数応答特性が
得られ９周波数切替時の応答速度が早くなる他、基準周
波数発振器を何種類も用意する必要がないというメリッ
トもある。
第２図は従来方式の実施例であって、ｌは電圧制御発振
器、２は１ｉＭ可変分周器、３は基準周波数発振器、４
ｉ、ｉ位相比較器、５は低域Ｆ波器。 ６は分局制御回路である。 第１図は本発明の実施例であって、１は電圧制御発振器
、２は１ｉＭ可変分周器、３は基準周波数発振器、４は
位相比較器、５は低域濾波器、７は１ｉθ可変分周器、
８は可ＫＮ−Ｉｎ倍器、９は分周逓倍制御回路である。 第３図は本発明の詳細な説明する図である。 第１図 第２ヨ
器、２は１ｉＭ可変分周器、３は基準周波数発振器、４
ｉ、ｉ位相比較器、５は低域Ｆ波器。 ６は分局制御回路である。 第１図は本発明の実施例であって、１は電圧制御発振器
、２は１ｉＭ可変分周器、３は基準周波数発振器、４は
位相比較器、５は低域濾波器、７は１ｉθ可変分周器、
８は可ＫＮ−Ｉｎ倍器、９は分周逓倍制御回路である。 第３図は本発明の詳細な説明する図である。 第１図 第２ヨ
Claims (1)
- 電圧制御発振器の出力信号を１／Ｍ可変分周器により分
周して得られた信号と、基準周波数発振器からの基準周
波数信号とを位相比較して誤差信号を得、該誤差信号を
低域濾波器で濾波し前記電圧制御発振器に帰還すること
により閉回路を形成するシンセサイザにおいて、前記基
準周波数発振器の出力と位相比較器との間に１／θ可変
分周器と可変Ｎ逓倍器を設け、前記１／Ｍ可変分周器、
１／θ可変分周器、および可変Ｎ逓倍器の分周数Ｍ、θ
および逓倍数Ｎを分周逓倍制御回路により連動制御する
ことを特徴とする周波数シンセサイザ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003339A JPS61163719A (ja) | 1985-01-14 | 1985-01-14 | 周波数シンセサイザ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60003339A JPS61163719A (ja) | 1985-01-14 | 1985-01-14 | 周波数シンセサイザ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163719A true JPS61163719A (ja) | 1986-07-24 |
Family
ID=11554595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60003339A Pending JPS61163719A (ja) | 1985-01-14 | 1985-01-14 | 周波数シンセサイザ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198222A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| EP0480018A1 (en) * | 1990-04-30 | 1992-04-15 | Motorola, Inc. | Fractional n/m synthesis |
-
1985
- 1985-01-14 JP JP60003339A patent/JPS61163719A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198222A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザ |
| EP0480018A1 (en) * | 1990-04-30 | 1992-04-15 | Motorola, Inc. | Fractional n/m synthesis |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001512948A (ja) | 段階制御型周波数合成装置 | |
| JPS61163719A (ja) | 周波数シンセサイザ方式 | |
| JP2000332539A (ja) | 周波数シンセサイザ | |
| EP0213636A2 (en) | Frequency synthesizer of a phase-locked type with a sampling circuit | |
| JPH05327493A (ja) | Ｐｌｌシンセサイザ | |
| JPS6348997Y2 (ja) | ||
| JPS61216529A (ja) | 誘導無線周波数シンセサイザ装置 | |
| EP0409127A2 (en) | Phase-locked loop type frequency synthesizer having improved loop response | |
| JPH0727701Y2 (ja) | 広帯域ｐｌｌ回路 | |
| JPH0797745B2 (ja) | 位相同期回路 | |
| JPS5918757Y2 (ja) | Ｐｌｌ回路使用の周波数シンセサイザ | |
| JPS6329286Y2 (ja) | ||
| JPS62285521A (ja) | 周波数シンセサイザ | |
| KR960007404B1 (ko) | 저속 데이타 변조가 가능한 주파수 편이 변조 회로 | |
| JPH04271520A (ja) | マルチｐｌｌシンセサイザ | |
| JPH0362620A (ja) | 周波数シンセサイザ | |
| JPS6079832A (ja) | 周波数同調回路 | |
| JPH0520431U (ja) | 発振器 | |
| JPH11330962A (ja) | Ｐｌｌシンセサイザ発振器 | |
| JPH01198841A (ja) | Ｆｍステレオ復調装置 | |
| JPH01154626A (ja) | 位相同期発振回路 | |
| JPH09148960A (ja) | Ｐｌｌシンセサイザ回路及び周波数制御方式 | |
| JPS6380624A (ja) | Ｐｌｌ形シンセサイザ | |
| JPS62171228A (ja) | デジタルｐｌｌ回路 | |
| JPS5732133A (en) | Phase-synchronous oscillator |