JPS6240753A - 半導体リ−ドフレ−ム - Google Patents

半導体リ−ドフレ−ム

Info

Publication number
JPS6240753A
JPS6240753A JP60179370A JP17937085A JPS6240753A JP S6240753 A JPS6240753 A JP S6240753A JP 60179370 A JP60179370 A JP 60179370A JP 17937085 A JP17937085 A JP 17937085A JP S6240753 A JPS6240753 A JP S6240753A
Authority
JP
Japan
Prior art keywords
lead frame
alloy
coating
wire
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60179370A
Other languages
English (en)
Inventor
Shoji Shiga
志賀 章二
Toru Tanigawa
徹 谷川
Hiroki Suzuki
鈴木 比呂輝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
Priority to JP60179370A priority Critical patent/JPS6240753A/ja
Publication of JPS6240753A publication Critical patent/JPS6240753A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は、半導体電子工業において、ICやトランジス
ターなどの半導体素子を実装するに使用されるリードフ
レームに関する。
(ロ)従来の技術 一般にトランジスター、ICなどは、例えばSiチップ
をリードフレームと称する金属基材上のタブ部にグイボ
ンディングによって塔載し、又Siチップ上に形成され
た電極部と、リードフレーム上のインナーリード部とを
金属細線によるワイヤボンディングによって接続し、し
かる後樹脂などを用いてモールドパッケージされた多数
のピンによ   □って構成されている。
第1図は上述のようなリードフレームの平面図であり、
第2図はリードフレーム金属基材にグイボンディング及
びワイヤボンディングを施行したパッケージの一例の断
面図である。
図中1はリードフレーム金属基材のタブ部、2はそのイ
ンナーリード部、3は8iチツプ、4は金属ろう又は接
着剤で、これによってチップ3がタブ部1にグイボンデ
ィングされている。5は金属細線でインナーリード部2
とチップ上に形成された電極バッド6とをワイヤボンド
している。7はモールド用のレジンであって、モールド
外の露出部分のアウターリード部8は多(の場合、後工
程で半田付けするため、に一般にSn又はSn −pb
が被覆されている。以上のようなリードフレームは金属
条材よりプレス加工やエツチングによって成型されてい
る。
リードフレーム基材の材質は熱膨張率の小なるFe−N
i−Co、JPFe−Ni合金から最近は熱及び電気の
良導性のある銅及び銅合金例えばCu −Sn 、 C
u −Fe 。
Cu−Ni −8n 、 Cu−Cr−Zr 、 Cu
−8n−Crなど(以後鋼材と称す)にかわる傾向にあ
る。セラミック封止にかわる量産向きのレジンモールド
封止型において、上記鋼材はその大きな熱膨張率はさし
て使用上の制約とはならず、Fe −Ni −CoやF
e −Ni合金より安価で高伝熱性で加工性に富んだ利
点を以って使用されている。
又金属細線はAu線であるが、最近Al線に代わる傾向
にある。
鋼材からなるリードフレーム基材にAgメッキなしで直
接ワイヤボンディングすることは、その表面が不安定で
、予めリードフレームを清浄化してから強度の還元処理
を必要とするので、複雑な処理工程となるばかりでなく
、Au線のときはAuとCuとの接続部に電食及び熱拡
散などによりパープルブレーブ現象などが生じるおそれ
があり、劣化し易(、信頼性に乏しくなる。
そこで、ワイヤボンディングされたインナーリード部や
タブ部には酸化防止のため貴金属主としてAgのスポッ
トメッキが施されている。高価なAgの使用を節約する
ためのスポットメッキであるが安定したボンド強度を得
るためにはメッキの厚さは6〜5μと不経済ながら厚(
する必要がある。
それはボンディング時に加熱されるので、大気中の02
がな中に拡散してメッキが薄いとその界面の劣化を来す
ため安定したボンド強度が得られなし・ためである。
このためAu線を軟質のAIやCu線にかえてボンディ
ングする方向が有望視される。ワイヤーが軟質であるこ
とは半導体素子の割れを防止するための不可欠の条件で
ある。ワイヤボンディングを工夫することにより、線側
の酸化を防止して能率的なポールボンドが可能になるが
、しかしリードフレームのCu材表面の劣化の問題はな
お残る。
AI線を用いるケースではAgメッキにかえてCu材の
表面にAIを蒸着スパッターする試みもあるが、特殊な
真空容器内の作業であるので不経済な作業になってしま
うという欠点がある。
又AgメッキにかえてCu材の表面に純N1メッキなす
る試みもあるが、期待外に表面が劣化し易(、ワイヤボ
ンドしたときに安定したボンド強度が得られない(後出
表の遅7参照)即ちボンディング性が劣るという欠点が
ある。
Ni −P 、 N1−Bなどの化学メッキもしたとこ
ろ、上記の純Niメッキの欠点はある程度解消できたが
、極めて硬質なので、曲げ変形で激しく割れを起し易く
なる(後出表宛10参照)即ち曲げ加工性が劣るし、更
にボンディングにおいて軟質のAI線、Cu線とのなじ
みが良(ない。又化学メッキは析出スピードが小さし・
ため作業能率が低下する。
以上は、リードフレームのインナーリード先端部のワイ
ヤボンド部についてであるが、タブ部、アウターリード
部についても数個の欠点が指摘される。即ちCu材表面
の腐食、酸化はタブ部でのダイボンドやアウターリード
部での半田付けに極めて有害である。即ちCu材は半田
付は性に優れていないのである。
更にCu材リードフレームに共通した大きな欠陥は酸化
スケールが脆弱なため、レジン封止部での密着さ即ちモ
ールド性が劣り、温度サイクルなどにより、レジン封止
部にすきまを発生し、外気水分の浸入を招き易いことで
ある。
1→解決すべき問題点 常用金属で、放熱性、加工性などに優れたCu材のリー
ドフレームを用いて、貴金属の使用を節約できる半導体
の製造が強く求められている。Cu材リードフレーム基
体の表面の酸化防止のため、従来性われているAu 、
 AgやNiなどのメッキに代って、ボンディング性、
モールド性、半田付は性、曲げ加工性に優れた新規な被
覆の開発が必要となってきた。
に)解決手段 Cu材のリードフレーム基体の表面の少なくも一部に、
COを5〜25wt%を含有するNi合金被膜を施す、
該Ni合金はリードフレーム基体の全面に亘って被覆す
るとき最もその効能を全面的に発揮で   ゛きるが、
インナーリード先端のワイヤボンドするところやタブ部
にスポット状に被覆することもできる。被覆の厚さは通
常0.05μ以上で、特に望ましくは02〜2.5μ位
である。電気メッキ、化学メッキのほか、イオングレー
ティング、スパッタリングなどの方法で被覆処理しても
よく、これらの被i処Wはプレスやエツチングで成型さ
れたリードフレームに施すことのほか、板条素材に予め
所望厚さ、所望部分に施すこともできる。
((ホ)作用 本発明のNi合金被覆は従来性われていた純Ni被覆に
比べて、Co成分の作用により、それ自体が耐食的であ
ると同時に、リードフレーム基体のCu材ノCuやその
合金成分(例えばSn 、 F”e 、 Zn 、 P
など)の拡散による被覆中への浸入を抑止できるので、
前記のボンディング時やレジンモールド時に有害な酸化
物の発生な槙少にとどめることができる。
又純Niに近い軟質であるため、加工時に割れの発生が
な(なる。第2図で示されたようにアウターリード部8
は曲げ加工されているので特に割れ問題を発生し易(・
。前述のようにN1−P、N1−Bは脆性であるため実
用的ではなし・。
以上の本発明によるN1合金の被覆はCo分が5〜25
wt%が実用的である。COはNiと全率固溶合金を形
成するが、Co分が5%を満ないときはボンディング時
の有害な酸化物の発生を極小にとどめろことができなく
、00分が25%を越えると加工性に乏しくなり又高価
なCoの不経済な消費ともなる。
(へ)実施例 厚0.25mm、巾27mmのCu −0,I Sn 
−0,15Crの銅合金条をプレス成型して、第1図に
示すようなリードフレームをつくり、常法により脱脂、
酸洗してから、その表面に次に示すようなメッキ浴とメ
ッキ条件で表の隘1〜隘6で示すような本発明によるN
i−Co合金をメッキした。メッキ浴組成は、Ni50
゜250 g/l、 Coco、 20シフ2 + N
+ C’ z 50 gA、N3 BO330g/lで
メッキ条件はPH3液温25℃であり、表の嵐1で示す
Ni −12%Co合金メッキはカソード電流密度、3
. O、’l、/血″で行い、表の隘2及びl’h5.
述4で示すNi−22%Co合金メッキはCobO4を
増量して′50 ’−とし、2.5 A7’dm’で行
い、表の近5及び気6で示すNi−7%Co合金メッキ
は電流密度4.5 A/dm”で行った。これら本発明
の実施例による試料はすべてメッキ後、1週間放置して
からSiチップをタブ部にダイボンドした。次にAgエ
ポキシペーストを用いて、N、気流中で190°C,5
分間硬化させてから、Al−1%Mg合金の25μ2細
線を用い、ボールボンディングした。N2−10 %H
z気流中で電気アークによりボールメーキングしてから
50g荷重で0.1秒押し当て、Siチップ上に第1ボ
ンドし、続いてリードフレーム側に80gで0.1秒で
第2ボンドした。いずれも超音波エネルギーを印加して
行った。このようなボンディングを行ってからエポキシ
レジンでモールドし、次にグイバーを切断し、常法によ
りSn −10Pbを5μ厚さにメッキしてから第2図
のよ5にアウターリード部を曲げてICの型造りを完了
した。
以上においてボンディング終了時にプルテストを行い、
ボンディング温度を調べ、これらの結果を表に併記した
。又アウターリード部の曲げによる割れを調べるため、
一部をS、、−10%Pbメッキを省いてつ(つたIC
について60倍に拡大して割れを観察し、これらの結果
も又表に併記した。最后にICを80°Cのプレッシャ
クツカー(RH100%)に入れ、12Vを印加して1
000時間保持してから故障の有無をテストし、これら
の結果も又表に併記した。表中初期の故障率とはクツカ
ーテスト前のテスト結果である。
尚比較例として上述の実施例と同じ(つくったリードフ
レームの表面にメッキが本発明によらないもの、即ち純
NiメッキN17 、 Co%が本発明の範囲外のNi
−Co合金メッキ宛8.隘9.遅14.N1−Bメツキ
ー1o、Agスポットメッキ嵐11.Agスポットメッ
キでボンディングワイヤAu線使用電i 2 + Ag
全面メッキAu線使用N[113などをつくった。遅8
は実施例のメッキ浴でのCO3O4を15 g/lに落
してつくり、嵐9はCo50.を4514電流密度2、
5 A/drn″でメッキし、陥7はCO3O4を除い
て行い、N[Lloは市販浴に60°Cで浸漬して化学
メッキした。Ll 1 、il 2はゴム製治具を用い
るスポットによりタブ部及びインナーリード部にメッキ
した。尚Agメッキしたリードフレームには25μ2の
Au線を用い、熱圧着ボールボンディングを290℃の
ホットプレート上で行った。ボンディングパラメーター
は実施例の場合と殆んど同様であるが、常法によりすべ
て大気中で行った。以上比較例でつくったものは実施例
と同様なテストを行った。
これらテスト結果を表に併記した。
表によれば本発明の実施例の陥1〜6はすべてプル強度
高(、アウターリード部の曲げによる割れもな(、IC
の故障率も低い。隘4の故障率の足している遅8ではプ
ル強度が小である酸化劣化のため不充分なボンディング
であってレジンモールド時に断線故障を多発している。
60分を過剰に含む嵐9やN1−Bの述10ではワイヤ
ボンドやモールド部の透水湿はなくプル強度は高い値を
示したが曲げ加工性が劣るので割れを起しアウターIJ
 −ド部強度の信頼性欠陥となる。従来行っているAg
メッキしたものについては全面メッキのAu細線の隘1
3以外は不充分な結果となった。即ちAgスポットメッ
キの−11と−12はいずれもリードフレーム部とエポ
キシ樹脂との接着が不充分で透水湿を起した故である。
特にAI細線を用いた嵐11はAgとAIとの電食断線
を多発した。遅14はNi合金の被覆が薄いので故障率
が犬であった。
(ト)効果 以上に詳述したように、本発明によるリードフレームは
Cu材の特性を最大限に発揮して、高信頼性のある半導
体を経済的に製造することができるものであり、その工
業的価値は高い。
【図面の簡単な説明】
第1図はリードフレーム平面図例で、第2図はレジンモ
ールドDIP型半導体の断面図例である。 1 : リードフレームのタブ部 2:インナーリード部   3  : Siチップ4:
接着剤又はろう  5:金属細線 6:電極パッド   7:樹脂 8 :アウターリード部 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. Cu又はCu合金からなるリードフレーム基体において
    、その表面の少なくも一部にCoの5〜25wt%を含
    むNi−Co合金を被覆してなることを特徴とする半導
    体リードフレーム。
JP60179370A 1985-08-16 1985-08-16 半導体リ−ドフレ−ム Pending JPS6240753A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60179370A JPS6240753A (ja) 1985-08-16 1985-08-16 半導体リ−ドフレ−ム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60179370A JPS6240753A (ja) 1985-08-16 1985-08-16 半導体リ−ドフレ−ム

Publications (1)

Publication Number Publication Date
JPS6240753A true JPS6240753A (ja) 1987-02-21

Family

ID=16064663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60179370A Pending JPS6240753A (ja) 1985-08-16 1985-08-16 半導体リ−ドフレ−ム

Country Status (1)

Country Link
JP (1) JPS6240753A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0496393A (ja) * 1990-08-14 1992-03-27 Nikko Kyodo Co Ltd 印刷回路用銅箔の処理方法
US5384204A (en) * 1990-07-27 1995-01-24 Shinko Electric Industries Co. Ltd. Tape automated bonding in semiconductor technique

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384204A (en) * 1990-07-27 1995-01-24 Shinko Electric Industries Co. Ltd. Tape automated bonding in semiconductor technique
JPH0496393A (ja) * 1990-08-14 1992-03-27 Nikko Kyodo Co Ltd 印刷回路用銅箔の処理方法
JPH0654829B2 (ja) * 1990-08-14 1994-07-20 株式会社ジャパンエナジー 印刷回路用銅箔の処理方法

Similar Documents

Publication Publication Date Title
US6664136B2 (en) Semiconductor device and manufacturing method thereof
JP3760075B2 (ja) 半導体パッケージ用リードフレーム
US20030116837A1 (en) Semiconductor device and manufacturing method thereof
KR20060112119A (ko) 반도체 팩키지용 리드프레임 및 그 제조 방법
JPH05117898A (ja) 半導体チツプ実装用リードフレームとその製造方法
JPH10284667A (ja) 耐食性、耐酸化性に優れる電気電子機器用部品材料、及びその製造方法
JPH07326701A (ja) 電気電子部品用導電材、リードフレ−ム及びそれを使用した半導体集積回路
JPS6243343B2 (ja)
JPH01257356A (ja) 半導体用リードフレーム
JP3594724B2 (ja) リードフレームの部分貴金属めっき方法
JPS6240753A (ja) 半導体リ−ドフレ−ム
JP3402228B2 (ja) 鉛を含まない錫ベース半田皮膜を有する半導体装置
KR20050083325A (ko) 리드 프레임 및 이를 구비한 반도체 패키지의 제조방법
JPH07116573B2 (ja) リードフレーム用Cu系条材の製造方法
JPS59160912A (ja) 銀被覆銅系電子部品材料
JPS639957A (ja) 半導体リ−ドフレ−ム
EP0700085B1 (en) Lead frame and lead frame material
JPS60218863A (ja) 半導体リ−ドフレ−ム
JP2000012762A (ja) 耐食性に優れる電気電子機器用部品材料、及びその製造方法
JPH08204081A (ja) 半導体装置用リードフレーム及び半導体装置とその製造法
JPS6180844A (ja) 半導体リ−ドフレ−ム用条材
JPH0558259B2 (ja)
JP2944128B2 (ja) セラミックパッケージ
JPH0373962B2 (ja)
JPS6288350A (ja) 電子部品用リ−ドフレ−ム