JPS6238737B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル式比較回路に関し、特にデ
イジタル式比較回路に用いられる２進カウンタの
桁上げ時に転送される計数出力の安定化に関する
ものである。

デイジタル式比較回路はデイジタル式周波数弁
別器およびデイジタル式位相比較器等に用いられ
る。ここでは、パルスの周期変化を検出する周波
数弁別器として用いられるデイジタル式比較回路
の従来例について説明をする。第１図は入力信号
の周期の基準周期に対する偏差を２進数の出力と
して得ることを目的とした従来のデイジタル式比
較回路の原理的構成図、第２図はその要部波形図
である。

第１図において、１は同期パルス発生回路、２
は２進カウンタ、３はラツチ回路、４は被測定信
号ａの入力端子、５はクロツクパルスｆの入力端
子、６は論理ゲート回路、７はANDゲート、８
はゲート回路である。同期パルス発生回路１はラ
ツチ回路３の読込パルス信号ｂとｎ段の２進カウ
ンタ２をある値にセツトするセツトパルス信号ｃ
とを発生させている。被測定信号ａの周波数の弁
別は被測定信号ａの一周期間に存在するクロツク
パルスｆを２進カウンタ２で個数として計数する
ことにより行なつている。ANDゲート７の出力
信号ｈ，ｉが下記に示す状態のときに読込パルス
信号ｂがラツチ回路３に入力されると、被測定信
号ａが次のように弁別される。

(イ) ｈ＝Ｌ、ｉ＝Ｌならば、被測定信号ａの周期
は基準よりも十分小さい。

(ロ) ｈ＝Ｈ、ｉ＝Ｌならば、被測定信号ａの周期
は基準周期の測定範囲内にある。

(ハ) ｈ＝Ｌ、ｉ＝Ｈならば、被測定信号ａの周期
は基準周期よりも十分大きい。

第２図において、ｄは２進カウンタ２の各段の
出力、ｇはゲート回路８からラツチ回路３に入力
される信号をアナログ的に示したものである。ｇ
_A，ｇ_B，ｇ_Cは、それぞれ被測定信号ａが前記
(イ)、(ロ)、(ハ)に弁別されたときの状態を示したもの
である。ラツチ回路３は次の読込パルス信号ｂが
来るまでゲート回路８の出力を保持する。読込パ
ルス信号ｂの後にセツトパルス信号ｃが発生し
て、２進カウンタ２を再びある値にセツトし、計
数の動作を行なう。ゲート回路８は、ｈ＝ｉ＝Ｌ
のとき出力はすべて“Ｌ”になり、ｈ＝Ｈ、ｉ＝
Ｌのとき２進カウンタ２の出力がそのままゲート
回路８の出力となり、ｈ＝Ｌ、ｉ＝Ｈのとき出力
はすべて“Ｈ”になるように構成されている。論
理ゲート回路６は、ゲート回路８の出力がすべて
“Ｈ”のときに、２進カウンタ２に入力されるク
ロツクパルスｆを停止させている。

さてこの構成で問題となるのは、２進カウンタ
２が計数動作を継続している状態でラツチ回路３
に読込パルス信号ｂが入力されると、一時記憶す
る計数値を誤つた値として読込むことである。こ
れは２進カウンタ２が非同期式で構成されると
き、２進カウンタ２の各段の出力はクロツクパル
スｆに同期しておらず、伝播遅延時間をもつて動
作しており、そこで上述のように、被測定信号ａ
に同期した読込パルス信号ｂで２進カウンタ２の
各段の出力をラツチ回路３に記憶させる時は、特
に２進カウンタ２の桁上げ時に誤つた計数値をラ
ツチ回路３に転送するためである。例えば、２進
カウンタ２の下位（ｍ−１）ビツトがすべて
“Ｈ”でｍビツト目が“Ｌ”の状態から１クロツ
ク入つて下位（ｍ−１）ビツトがすべて“Ｌ”で
ｍビツト目が“Ｈ”の状態に変わるとき、下位
（ｍ−１）ビツトの出力の過渡的な変化はそれぞ
れ伝播遅延時間をもつて“Ｈ”から“Ｌ”に変化
し、ｍビツト目は“Ｌ”から“Ｈ”に変化する。
この伝播遅延時間の間の下位ｍビツトの出力はデ
タラメな計数値となつている。この時点に、読込
パルス信号ｂが入力されると、ラツチ回路３に転
送される計数値として誤つた計数値が転送される
ことになる。

本発明は上記従来例の欠点を解決し得るデイジ
タル式比較回路を提供するものである。

上記問題点を解決するために本発明は、デイジ
タル式比較回路が周波数弁別器である場合は、被
測定信号をクロツクパルスで正規化することによ
り読込パルス信号とこれより遅れたセツトパルス
信号と少なくとも前記読込パルス信号を含む期間
前記クロツクパルスを禁止するクロツクパルス制
御信号を作成する同期パルス発生回路と、前記ク
ロツクパルス制御信号により前記クロツクパルス
をゲートするクロツクゲート回路と、前記クロツ
クゲート回路の出力をクロツク入力として計数動
作し前記セツトパルス信号により計数開始値をセ
ツト可能なｎビツトの２進カウンタと、前記２進
カウンタの出力を前記読込パルス信号により記憶
するラツチ回路とを具備したものである。

さらに、位相比較器である場合は、異なる２つ
の信号即ち、第１の信号と第２の信号とを位相比
較する構成のため同期パルス発生回路を個々に設
け、それぞれを第１の信号をクロツクパルスによ
り正規化することによりセツトパルス信号を作成
する第１同期パルス発生回路と、第２の信号を前
記クロツクパルスにより正規化することにより読
込パルス信号と少なくとも前記読込パルス信号を
含む期間前記クロツクパルスを禁止するクロツク
パルス制御信号を作成する第２同期パルス発生回
路で構成し、これらを前記周波数弁別器の同期パ
ルス発生回路に代えて用い、他の構成要件は同じ
にすることにより、位相比較器を具現したもので
ある。

以下本発明の一実施例を図面に基づいて説明す
る。ここでは、パルスの周期変化を検出する周波
数弁別器として用いられるデイジタル式比較回路
について説明する。第３図は本発明におけるデイ
ジタル式比較回路の一実施例を示すブロツク図、
第４図はその要部波形図である。

第３図および第４図において、１′は同期パル
ス発生回路、２はｎビツトの２進カウンタ、３は
ｍビツトのラツチ回路、４は被測定信号ａの入力
端子、５はクロツクパルスｆの入力端子、９はゲ
ート回路、１０はｎ入力ANDゲート、１１は
（ｎ−ｍ）入力ANDゲート、１２はクロツクパル
スｆをゲートするクロツクゲート回路としての２
入力ANDゲート、１３はクロツクパルス制御回
路、１４はセツト値指令回路、ａは被測定信号、
ｂは読込パルス信号、ｃはセツトパルス信号、
dkは２進カウンタ２のｋビツト目の出力、ｅは
クロツクパルス制御信号、ｆはクロツクパルス、
gkはゲート回路９のｋビツト目の出力、ｈは
ANDゲート１１の出力、ｉはANDゲート１２の
出力、ｊはカウンタ停止信号である。

第３図において、クロツクパルスｆはクロツク
パルス制御回路１３の出力ｊが“Ｈ”の状態のと
き、ANDゲート１２を通して２進カウンタ２に
入力され、計数動作を行なう。同期パルス発生回
路１′はクロツクパルスｆおよび被測定信号ａか
らラツチ回路３の読込パルス信号ｂと２進カウン
タ２の計数動作を停止させるクロツクパルス制御
信号ｅと２進カウンタ２を所定の値にセツトする
セツトパルス信号ｃを発生させる。すなわち、被
測定信号ａの立上りから最初のクロツクパルスｆ
でクロツクパルス制御信号ｅを発生させて、クロ
ツクパルス制御回路１３の出力ｊを「Ｌ」にして
２進カウンタ２の計数動作を停止させ、クロツク
パルス制御信号ｅから一定の位相のずれた読込パ
ルス信号ｂを発生させて、ゲート回路９の出力を
ラツチ回路３に一時記憶させ、さらに次のクロツ
クパルスｆで２進カウンタ２を所定の値にセツト
するセツトパルス信号ｃを発生させている。

すなわち、被測定信号ａをクロツクパルスｆで
正規化することにより読込パルス信号ｂとこれよ
り遅れたセツトパルス信号ｃと少なくとも読込パ
ルス信号ｂを含む期間クロツクパルスｆを禁止す
るクロツクパルス制御信号ｅを作成している。こ
のように被測定信号ａをクロツクパルスｆで正規
化したクロツクパルス制御信号ｅでクロツクパル
スｆに禁止をかけるので、２入力ANDゲート１
２の出力にスパイクノイズ（ひげノイズ）を発生
することがなく、２進カウンタ２の誤計数を防止
することができる。なお、同期パルス発生回路
１′ではクロツクパルスｆの立下りエツジを用い
るのがベターである。

セツトパルス信号ｃによつて２進カウンタ２が
所定値にセツトされるとほぼ同時にクロツクパル
ス制御回路１３の出力ｊが「Ｈ」となり、２進カ
ウンタ２にクロツクパルスｆが入力されて再び計
数可能となる。このとき、２進カウンタ２が計数
開始するのはセツトパルス信号ｃによるセツト動
作が解除されてからである。ANDゲート１１
は、２進カウンタ２の上位（ｎ−ｍ）ビツトの出
力がすべて「Ｈ」となつたときに、出力「Ｈ」を
ゲート回路９に送る。ゲート回路９の出力は、２
進カウンタ２の計数値により、次のように分類さ
れる。

(イ′) ANDゲート１１の出力が「Ｌ」のとき、
ゲート回路９の出力はg₁＝g₂＝…gm＝Ｌとな
る。

(ロ′) ANDゲート１１の出力が「Ｈ」のとき、
ゲート回路９の出力は２進カウンタ２の出力ｄ
と一致したgk＝dk（ｋ＝１、２、…ｍ）とな
る。

(ハ′) ANDゲート１０の出力が「Ｈ」のとき、
すなわち、２進カウンタ２が最大計数値（２ⁿ
−１）を計数したとき、クロツクパルス制御回
路１３の出力ｊが「Ｌ」となつて２進カウンタ
２の計数動作を停止させるため、２進カウンタ
２は最大計数値の状態を保持し、これによりゲ
ート回路９の出力はすべて「Ｈ」となる。

被測定信号ａの周期の弁別は、ゲート回路９が
どの状態のときにラツチ回路３の読込パルス信号
ｂが入力されるかによつて弁別される。すなわ
ち、ゲート回路９の出力が（イ′）の状態のとき
に、読込パルス信号ｂが入力された場合、被測定
信号ａの周期は基準周期よりも十分に小さくな
る。ゲート回路９の出力が（ロ′）の状態のとき
に、読込パルス信号ｂが入力された場合、被測定
信号ａの周期は基準周期の測定範囲内にある。ゲ
ート回路９の出力が（ハ′）の状態のときに、読
込パルス信号ｂが入力された場合、被測定信号ａ
の周期は基準周期よりも十分大きくなる。このよ
うに被測定信号ａの周期の弁別はゲート回路の出
力の状態に対応している。

ラツチ回路３の読込パルス信号ｂが発生する前
に、２進カウンタ２の計数動作を停止させるクロ
ツクパルス制御信号ｅを発生させているが、クロ
ツクパルスｆの２進カウンタ２への入力を停止す
る手段は、ゲート回路９の出力の状態が（イ′）
および（ロ′）の場合、同期パルス発生回路１′か
ら出力されるクロツクパルス制御信号ｅによつて
クロツクパルス制御回路１３の出力ｊが「Ｌ」と
なつてANDゲート１２を閉じ、２進カウンタ２
の計数動作を停止させる。また、ゲート回路９の
出力の状態が（ハ′）の場合、ANDゲート１０で
２進カウンタ２が最大計数値（２ⁿ−１）となつ
たことを検出してクロツクパルス制御回路１３の
出力ｊを「Ｌ」にしてANDゲート１２を閉じ、
２進カウンタ２の計数動作を停止する。すなわ
ち、２進カウンタ２は２ⁿ−１となる。

２進カウンタ２がANDゲート１０の出力もし
くはクロツクパルス制御信号ｅで計数動作を停止
した後に、読込パルス信号ｂが発生してゲート回
路９の出力をラツチ回路３に一時記憶する。この
とき２進カウンタ２の計数動作は停止しているた
め、ラツチ回路３に読込まれる計数値は安定な状
態にある。

読込パルス信号ｂを発生した後、同期パルス発
生回路１′はセツトパルス信号ｃを出力して、２
進カウンタ２を所定値にセツトするとともにクロ
ツクパルス制御回路１３の出力ｊを“Ｈ”にし
て、２進カウンタ２を再び計数可能にする。そし
て、ラツチ回路３は、次の読込パルス信号ｂが来
るまで、ゲート回路９の出力を被測定信号ａの一
周期間保持する。

第５図は本発明の具体的な一実施例のブロツク
図、第６図はその動作波形図例を示したものであ
る。第５図および第６図において構成およびその
動作を説明する。同期パルス発生回路１′はＤフ
リツプフロツプ（Ｄ−FF）２６〜２９によるシ
フトレジスタで構成され、クロツクパルスｆと被
測定信号ａとが入力される。被測定信号ａはＤ入
力され、Ｄ−FF２６〜２９の出力はそれぞれ１
クロツク周期ずつシフトされた信号となる。
ANDゲート１７によりＤ−FF２６のＱ出力とＤ
−FF２８の出力とのANDをとつた出力がクロ
ツクパルス制御信号ｅであり、ANDゲート１５
によりＤ−FF２７のＱ出力とＤ−FF２８の出
力とのANDをとつた出力が読込パルス信号ｂで
あり、ANDゲート１６によりＤ−FF２８のＱ出
力とＤ−FF２９の出力とのANDをとつた出力
がセツトパルス信号ｃである。

セツトパルス信号ｃにより２進カウンタ２を所
定の計数値２５にセツトする。即ちＤ−FF２
０，２３，２４を「Ｈ」にセツトし、Ｄ−FF２
１，２２，２５を「Ｌ」にセツトする。セツト期
間ではクロツクパルス制御回路１３の出力ｊは
「Ｈ」となり、ANDゲート１２を開いており、ク
ロツクパルスｆを通過させている。しかし、セツ
トパルス信号ｃの存在する期間ではセツト動作が
続けられているため、２進カウンタ２は計数動作
できず、セツト動作が終了して後に計数動作が復
活する。従つて、同期パルス発生回路１′と２進
カウンタ２とを同一クロツクパルスで動作させて
いるため、セツトパルス信号ｃが「Ｈ」から
「Ｌ」に変わるタイミングでは、２進カウンタ２
はクロツクパルスｆにより動作せず、次のクロツ
クパルスｆから計数動作を始めることになる。

２進カウンタ２の計数が進んでＤ−FF２３〜
２５のＱ出力がすべて「Ｈ」となると、ANDゲ
ート１１の出力ｈは「Ｈ」になり、ゲート回路９
を開く、これによりゲート回路９の出力gk（ｋ
＝０、１、２）は２進カウンタ２の下位ビツト２
０，２１，２２の出力を通過できる。さらに計数
が進んで２進カウンタ２のＤ−FF２０〜２５の
Ｑ出力がすべて「Ｈ」になると、今度はANDゲ
ート１０の出力が「Ｈ」になり、クロツクパルス
制御回路１３の出力ｊを「Ｈ」から「Ｌ」にす
る。これによりANDゲート１２が閉じられ、ク
ロツクパルスｆは再び阻止される。従つて、２進
カウンタ２はＤ−FF２０〜２５のＱ出力がすべ
て「Ｈ」になつた状態で計数動作を停止する。そ
して、次のセツトパルス信号ｃが入力されるま
で、この状態が保持される。従つて、この状態で
読込パルス信号ｂがラツチ回路３に入力される
と、すべて「Ｈ」の信号がラツチ回路３に読込ま
れる。

今、セツトパルス信号ｃが発生して次の読込パ
ルス信号ｂが発生するまでの２進カウンタ２の計
数値をＮとすると、弁別範囲は次のようになる。

(i) Ｎ＜56ならばgk＝Ｌ ｋ＝０、１、２ (ii) 56≦Ｎ＜63ならばgk＝dk ｋ＝０、１、２ (iii) Ｎ≧63ならばgk＝Ｈ ｋ＝０、１、２ ここで(ii)の範囲において、２進カウンタ２が計
数動作を行なつているときに、単に読込パルス信
号ｂでラツチ回路３に計数内容の読込を行なうと
誤つた読込を行なうことがあるが、本発明では、
前記クロツクパルス制御信号ｅにより読込のタイ
ミングでクロツクパルスｆの入力を阻止して、２
進カウンタ２の計数動作を停止させており、計数
過渡期での読込を行なわない。従つて、誤つた計
数内容を読込む恐れが全くない。

第６図においてａは被測定信号、ｂは読込パル
ス信号、ｃはセツトパルス信号、ｄは２進カウン
タ２の計数出力をＤ／Ａ変換出力表示したもの、
ｅはクロツクパルス制御信号、ｆはクロツクパル
ス、ｇはゲート回路９の出力をＤ／Ａ変換出力表
示したもの、ｈはANDゲート１１の出力、ｉは
ANDゲート１２の出力、ｊはクロツクパルス制
御回路１３の出力である。期間t₁は弁別範囲(i)の
状態、期間t₂は弁別範囲(ii)の状態、期間t₃は弁別
範囲(iii)の状態を示している。

上記実施例では、周波数弁別器として用いられ
ているデイジタル式比較回路についての説明をし
たが、読込パルス信号およびセツトパルス信号が
各々異なる２つの信号で発生し、前記２つの異な
る信号の位相を比較する位相比較器として用いら
れるデイジタル式比較回路においても同様の効果
が得られることは明らかである。

すなわち、位相比較器の場合は異なる２つの信
号の１つである第１の信号をクロツクパルスｆで
正規化することによりセツトパルス信号ｃを作成
し、他の１つである第２の信号を同じクロツクパ
ルスｆで正規化することにより読込パルス信号ｂ
と少なくとも読込パルス信号ｂを含む期間クロツ
クパルスｆを禁止するクロツクパルス制御信号ｅ
を作成して用いるようにすればよい。第１および
第２の信号は一方が基準信号であり、他方が比較
信号である。なお、位相比較器ではANDゲート
１０の出力をクロツクパルス制御回路１３に入力
する代わりにゲート回路９に入力しかつ、２進カ
ウンタ２の出力をデコードするデコード値も所望
とする値に設定する必要がある。ANDゲート１
１のデコード値も同様である。これにより位相比
較の台形波信号がゲート回路９の出力g₁〜ｇ_nと
して得られるようにすればよい。

また、前記クロツクパルス制御信号ｅはセツト
パルス信号ｃを含む期間も「Ｈ」のままであつて
も何ら動作に差し使えない。

上述のごとく本発明によれば、被測定信号また
は第１、第２の信号をクロツクパルスで正規化す
ることにより、セツトパルス信号、読込パルス信
号、クロツクパルス制御信号を作成する構成とし
たため２進カウンタに入力されるクロツクパルス
にスパイクノイズが発生することがなく、計数動
作を安定にできるとともに、２進カウンタの計数
値をラツチ回路に転送する際に、一時的に２進カ
ウンタへのクロツクパルスを禁止してデータを意
図的に確定させ、これを取り出してラツチ回路に
転送しているため、従来の２進カウンタの計数動
作時の伝播遅延時間の影響による桁上げ時の誤つ
た計数値の読込を防止でき、著しく信頼性を向上
することができる。特に比較感度の高精度化のた
めに、極めて高い周波数をクロツクを用いてビツ
ト数の多い２進カウンタを使用する場合に、非常
に有効な手段を提供することができる。

【図面の簡単な説明】

第１図は従来例の周波数弁別器として用いられ
ているデイジタル式比較回路の原理的構成図、第
２図は第１図の要部波形図、第３図は本発明の周
波数弁別器として用いられているデイジタル式比
較回路の原理的構成図、第４図は第３図の要部波
形図、第５図は本発明の周波数弁別器として用い
られているデイジタル式比較回路の一実施例を示
す回路図、第６図は第５図の各部波形図である。 １′……同期パルス発生回路、２……２進カウ
ンタ、３……ラツチ回路、９……ゲート回路、１
０，１１，１２……ANDゲート、１３……クロ
ツクパルス制御回路、１４……セツト値指令回
路、ａ……被測定信号、ｂ……読込パルス信号、
ｃ……セツトパルス信号、ｄ……２進カウンタ出
力、ｅ……クロツクパルス制御信号、ｆ……クロ
ツクパルス。

Claims (1)

1. 【特許請求の範囲】 １ 被測定信号をクロツクパルスで正規化するこ
   とにより読込パルス信号とこれより遅れたセツト
   パルス信号と少なくとも前記読込パルス信号を含
   む期間前記クロツクパルスを禁止するクロツクパ
   ルス制御信号を作成する同期パルス発生回路と、
   前記クロツクパルス制御信号により前記クロツク
   パルスをゲートするクロツクゲート回路と、前記
   クロツクゲート回路の出力をクロツク入力として
   計数動作し前記セツトパルス信号により計数開始
   値をセツト可能なｎビツトの２進カウンタと、前
   記２進カウンタの出力を前記読込パルス信号によ
   り記憶するラツチ回路とを具備したことを特徴と
   するデイジタル式比較回路。 ２ 第１の信号をクロツクパルスで正規化するこ
   とによりセツトパルス信号を作成する第１同期パ
   ルス発生回路と、第２の信号を前記クロツクパル
   スで正規化することにより読込パルス信号と少な
   くとも前記読込パルス信号を含む期間前記クロツ
   クパルスを禁止するクロツクパルス制御信号を作
   成する第２同期パルス発生回路と、前記クロツク
   パルス制御信号により前記クロツクパルスをゲー
   トするクロツクゲート回路と、前記クロツクゲー
   ト回路の出力をクロツク入力として計数動作し前
   記セツトパルス信号により計数開始値をセツト可
   能なｎビツトの２進カウンタと、前記２進カウン
   タの出力を前記読込パルス信号により記憶するラ
   ツチ回路とを具備したことを特徴とするデイジタ
   ル式比較回路。