JPS6236917A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6236917A JPS6236917A JP60176669A JP17666985A JPS6236917A JP S6236917 A JPS6236917 A JP S6236917A JP 60176669 A JP60176669 A JP 60176669A JP 17666985 A JP17666985 A JP 17666985A JP S6236917 A JPS6236917 A JP S6236917A
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- JP
- Japan
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- diode
- reference potential
- forward voltage
- sbd
- voltage drop
- Prior art date
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- Pending
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
明
この発伽は、カーレント・モード番ロジック（ＣＭＬ）
形式の集積回路装置の改良に関するものである。
形式の集積回路装置の改良に関するものである。
この発明は、出力フランジ用のショットキー・バリア・
ダイオード（Ｓ ＢＤ ）ｉ有するＣＭＬ形式の集積回
路装置において、出力フランジ用８ＢＤに比べて約ｌ／
２ の順方向降下電圧を有する５ＢＤＹ設け、このＳ
ＢＤによって基準電位を与えることにより基準電位発生
回路の簡略化を図ったものである。
ダイオード（Ｓ ＢＤ ）ｉ有するＣＭＬ形式の集積回
路装置において、出力フランジ用８ＢＤに比べて約ｌ／
２ の順方向降下電圧を有する５ＢＤＹ設け、このＳ
ＢＤによって基準電位を与えることにより基準電位発生
回路の簡略化を図ったものである。
従来、ＣＭＬ形式の集積回路装置ｔ（以下、ＣＭＬ装置
と略称する）としては、第４図に示したようなものが提
案されている。
と略称する）としては、第４図に示したようなものが提
案されている。
第４図において、負荷抵抗ＲＬＩ及びＲＬ２ Ｙそれぞ
れ有するトランジスタＱ１及びＱ２は差動形式に接続さ
れており、トランジスタＱ１及びＱ２の共通エミッタに
は電流制限用のエミッタ抵抗ＲＥが接続されている。ま
た、負荷抵抗ＲＬＩ及びＲＬ２にはそれぞれ並列にＳＢ
Ｄからなる出力クランプ用のダイオードＤ１ 及びＤ２
が接続されており、これらのダイオードＤ１及びＤ２の
アノードには電位源ｖＧＧが接続されている。
れ有するトランジスタＱ１及びＱ２は差動形式に接続さ
れており、トランジスタＱ１及びＱ２の共通エミッタに
は電流制限用のエミッタ抵抗ＲＥが接続されている。ま
た、負荷抵抗ＲＬＩ及びＲＬ２にはそれぞれ並列にＳＢ
Ｄからなる出力クランプ用のダイオードＤ１ 及びＤ２
が接続されており、これらのダイオードＤ１及びＤ２の
アノードには電位源ｖＧＧが接続されている。
トランジスタＱ１ の４−スには、信号電位ＶＩＮが与
えられる一方、トランジスタＱ２ のＲ−スには、トラ
ンジスタ等を含む基準電位発生回路ｌから基準電位ｖｒ
ｅｆが与えられる。
えられる一方、トランジスタＱ２ のＲ−スには、トラ
ンジスタ等を含む基準電位発生回路ｌから基準電位ｖｒ
ｅｆが与えられる。
上記のような回路構成において、ＶＩＮがｖｒｏｆより
小さいときは、トランジスタＱ１がオフ状態にあり、電
流はトランジスタＱ２ Ｙ介して流れる。
小さいときは、トランジスタＱ１がオフ状態にあり、電
流はトランジスタＱ２ Ｙ介して流れる。
このとき、トランジスタＱ１及びＱ２のコレクタからそ
れぞれ取出される出力電圧ＶＯＵＴ及び゛整元〒は、電
位源ＶＧＧの電位’ｒ： Ｖｃｃとし且つダイオードＤ
１及びＤ２の順方向降下電圧’（ｆｆＶｆｃとすれば、
次の＋１）及び（２）式で表わされる。
れぞれ取出される出力電圧ＶＯＵＴ及び゛整元〒は、電
位源ＶＧＧの電位’ｒ： Ｖｃｃとし且つダイオードＤ
１及びＤ２の順方向降下電圧’（ｆｆＶｆｃとすれば、
次の＋１）及び（２）式で表わされる。
ｖＯＵＴ ”” ”ＧＧ−ｖｆ ｅ ”””
”’ （１１■貰’ｒ＝ｖｃｃ ・・
・・・・・・・（２）ところで、ＶＩＮの１／ Ｊルが
上昇してくると、Ｑｌがオンし始める。そして、ＶＩＮ
がｖｒｅｆに等しくなると、Ｑｌ及びＱ２には互いにほ
ぼ等しい電流が流れる。さらにＶＩＮのしＲルが上昇す
ると、Ｑｌのイース・エミッタ間電圧ＶＢＥはほぼ一定
であるから、共通エミッタ電位が上昇してＱ２’Ｙオフ
状態に追い込む。このとき、ｖｏｔｒ’ｒ及びＶＯＵＴ
は次の（３）及び（４）式で表わされる。
”’ （１１■貰’ｒ＝ｖｃｃ ・・
・・・・・・・（２）ところで、ＶＩＮの１／ Ｊルが
上昇してくると、Ｑｌがオンし始める。そして、ＶＩＮ
がｖｒｅｆに等しくなると、Ｑｌ及びＱ２には互いにほ
ぼ等しい電流が流れる。さらにＶＩＮのしＲルが上昇す
ると、Ｑｌのイース・エミッタ間電圧ＶＢＥはほぼ一定
であるから、共通エミッタ電位が上昇してＱ２’Ｙオフ
状態に追い込む。このとき、ｖｏｔｒ’ｒ及びＶＯＵＴ
は次の（３）及び（４）式で表わされる。
ｖｏｔｙ’ｒ ＝ ｖｃｃ −・・・
・・・−（３）ＶＯＵＴ ＝ｖｃａ−ｖｆ ｃ
”°’−”” ｆ４１上記のよう々電流切換動作は
、Ｑｌ及びＱｚＹ充分に飽和させないようにして行なわ
れる（そのようにエミッタ抵抗ＲＥの値を定めである）
ので、高速動作が可能である。
・・・−（３）ＶＯＵＴ ＝ｖｃａ−ｖｆ ｃ
”°’−”” ｆ４１上記のよう々電流切換動作は
、Ｑｌ及びＱｚＹ充分に飽和させないようにして行なわ
れる（そのようにエミッタ抵抗ＲＥの値を定めである）
ので、高速動作が可能である。
上記した従来のＣＭＬ装置にあっては、ｔｌ）〜（４）
式から明らかなように出力の高レイルはＶＣＣ，低しＲ
ルはｖＧＧ−ｖｆｅであり、論理振幅はＶｆｅとなる。
式から明らかなように出力の高レイルはＶＣＣ，低しＲ
ルはｖＧＧ−ｖｆｅであり、論理振幅はＶｆｅとなる。
通常、Ｖｒｅｆは、論理振幅の１／２に設定されるので
、基準電位発生回路ｌでは、Ｖｔｅ／２ のような値ン
もつＶｒｅｆ Ｙ発生する。
、基準電位発生回路ｌでは、Ｖｔｅ／２ のような値ン
もつＶｒｅｆ Ｙ発生する。
しかし力から、従来の基準電位発生回路ｌは、例えば、
電位ＶＣＣと接地電位との間の電圧乞抵抗で分圧してト
ランジスタに加え、このトランジスタにはダイオードで
温度補償ン施すようにしたものなど構成が複雑であり、
高集積化の妨げになっていた。
電位ＶＣＣと接地電位との間の電圧乞抵抗で分圧してト
ランジスタに加え、このトランジスタにはダイオードで
温度補償ン施すようにしたものなど構成が複雑であり、
高集積化の妨げになっていた。
この発明は、上記したような問題点を解決するためにな
されたものであって、ＣＭＬ装置の基準電位発生回路ン
簡略化することを目的とするものである。
されたものであって、ＣＭＬ装置の基準電位発生回路ン
簡略化することを目的とするものである。
この発明によるＣＭＬ装置は、出力フランジ用のＳＢＤ
の順方向降下電圧の約半分に相当する順方向降下電圧７
有する５ＢＤｉ半導体基板上に形成し、このＳＢＤによ
って基準側のトランジスタの制御電極（・ζイポーラト
ランジスタならばＲ−ス、静電誘導トランジスタならば
ゲート）に与えるようにしたことを特徴とするものであ
る。
の順方向降下電圧の約半分に相当する順方向降下電圧７
有する５ＢＤｉ半導体基板上に形成し、このＳＢＤによ
って基準側のトランジスタの制御電極（・ζイポーラト
ランジスタならばＲ−ス、静電誘導トランジスタならば
ゲート）に与えるようにしたことを特徴とするものであ
る。
この発明の実施にあたり、基準電位付与用ＳＢＤの順方
向降下電圧ン出力クランプ用ＳＢＤのそれの約１／２
に設定することは、ＳＢＤ形成用の金属材料の選択乃
至半導体表面の不純物濃度の調整−によって容易に実行
可能である。従って、この発明によれば、実質的に１個
のＳＢＤン追加形成するだけで基準電位付与を達成でき
、回路構成の大幅な簡略化を図ることができる。
向降下電圧ン出力クランプ用ＳＢＤのそれの約１／２
に設定することは、ＳＢＤ形成用の金属材料の選択乃
至半導体表面の不純物濃度の調整−によって容易に実行
可能である。従って、この発明によれば、実質的に１個
のＳＢＤン追加形成するだけで基準電位付与を達成でき
、回路構成の大幅な簡略化を図ることができる。
〔実施例〕
第１図は、この発明の一実施例によるＣＭＬ装置の回路
構成ケ示すもので、第４図におけると同様の部分には、
同様の符号を付して詳細な説明〉省略する。
構成ケ示すもので、第４図におけると同様の部分には、
同様の符号を付して詳細な説明〉省略する。
第１図の回路が第４図のものと異なる点は、第１にトラ
ンジスタＱ１及びＱ２として静電誘導トランジスタを用
いたこと、第２に電位源ＶＧＧとトランジスタＱ２ の
ゲートとの間にＳＢＤからなる基準電位付与用のダイオ
ードＤ、を接続したととである。この場合、出力クラン
プ用のダイオードＤ１及びＤ２ として順方向電圧−
電流特性が第２図の曲線２に示すようなものを用いると
、ダイオードＤｒ としては順方向電圧−電流特性が
第２図の曲線３に示すようなものｔ用いる。すなわち、
ダイオードＤ１ 及びＤ２ の順方向降下電圧ｖｆｃに
対して、ダイオードＤｒ の順方向降下電圧ｖｆｒは、
Ｖｆｒ４Ｖｔｅ／２なる関係ン有するものである。
ンジスタＱ１及びＱ２として静電誘導トランジスタを用
いたこと、第２に電位源ＶＧＧとトランジスタＱ２ の
ゲートとの間にＳＢＤからなる基準電位付与用のダイオ
ードＤ、を接続したととである。この場合、出力クラン
プ用のダイオードＤ１及びＤ２ として順方向電圧−
電流特性が第２図の曲線２に示すようなものを用いると
、ダイオードＤｒ としては順方向電圧−電流特性が
第２図の曲線３に示すようなものｔ用いる。すなわち、
ダイオードＤ１ 及びＤ２ の順方向降下電圧ｖｆｃに
対して、ダイオードＤｒ の順方向降下電圧ｖｆｒは、
Ｖｆｒ４Ｖｔｅ／２なる関係ン有するものである。
なお、トランジスタＱ１及びＱ２は、・５イボーラトラ
ンジスタであってもよく、またエミッタ抵抗ＲＥは定電
流源にしてもよい。さらに、第１図に示すようにダイオ
ードＤｒ と接地電位点との間に抵抗ＲｒＹ接続するこ
ともあり、ダイオードＤ２を省略することもある。
ンジスタであってもよく、またエミッタ抵抗ＲＥは定電
流源にしてもよい。さらに、第１図に示すようにダイオ
ードＤｒ と接地電位点との間に抵抗ＲｒＹ接続するこ
ともあり、ダイオードＤ２を省略することもある。
第４図は、第１図のＣＭＬ装置における基準側のトラン
ジスタＱ２及びダイオードＤ２、Ｄｒ の集積化構造の
一例ン示すものである。
ジスタＱ２及びダイオードＤ２、Ｄｒ の集積化構造の
一例ン示すものである。
例えばＰ型シリコンから々る半導体基板１００表面には
、Ｎ 型埋込層１２及び１４を介してＮ−型シリコンケ
エビタキシャル成長させることによりＮ−型層１６が形
成される。このＮ−型層１６は、ダイオードＤ、 １に
配置するための第１の島状領域とトランジスタＱ２及び
ダイオードＤ２ ’に配置するための第２の島状領域と
を残すように選択的に酸化され、これらの島状領域はシ
リコンオキサイドからなるアイソレーション用絶縁膜１
８によって取囲まれる。
、Ｎ 型埋込層１２及び１４を介してＮ−型シリコンケ
エビタキシャル成長させることによりＮ−型層１６が形
成される。このＮ−型層１６は、ダイオードＤ、 １に
配置するための第１の島状領域とトランジスタＱ２及び
ダイオードＤ２ ’に配置するための第２の島状領域と
を残すように選択的に酸化され、これらの島状領域はシ
リコンオキサイドからなるアイソレーション用絶縁膜１
８によって取囲まれる。
第２の島状領域には、ポロン等のＰ型決定不純物を選択
的にドープすることによりトランジスタＱ２ のゲート
領域別が形成される。また、リン等のＮ型決定不純物を
選択的にドープすることによりＮ＋型ンース領域η及び
Ｎ＋型ドレインコンタクト領域冴が形成される。
的にドープすることによりトランジスタＱ２ のゲート
領域別が形成される。また、リン等のＮ型決定不純物を
選択的にドープすることによりＮ＋型ンース領域η及び
Ｎ＋型ドレインコンタクト領域冴が形成される。
第１の島状領域には、Ｎ＋型領域η及び冴の形成と同時
の不純物ドーピング処理によりダイオードＤｒ のＮ＋
型シカソードコンタクト領域か形成される。
の不純物ドーピング処理によりダイオードＤｒ のＮ＋
型シカソードコンタクト領域か形成される。
基板上面ンおおうシリコンオキサイド等の絶縁膜路には
、周知のホトリソグラフィ技術によりショットキーコン
タクト形成用及びオーミックコンタクト形成用のスルー
ホールが設けられる。−例として、ダイオ・−ドＤ２
のショットキーコンタクト形成のためには白金（Ｐｔ）
が、ダイオードＤｒのショットキーコンタクト形成のた
めにはチタン（Ｔｉ）がそれぞれのスルーホール内のシ
リコン表面に被着され、それによって表面部分３０Ａに
はＤｒのためのショットキーコンタクトが、表面部分加
ＢにはＤ２ のためのショットキーコンタクトがそれぞ
れ形成される。そして、白金層及びチタン層の上には、
後述の配線金属の侵入ン防ぐためＴｉ−Ｗ層が被着され
る。なお、白金層又はチタン層の形成前にシリコン表面
に選択的に導電型決定不純物をイオン注入することによ
りＤｒ又はＤ２の順方向降下電圧値ンある程度調整する
ことも可能である。
、周知のホトリソグラフィ技術によりショットキーコン
タクト形成用及びオーミックコンタクト形成用のスルー
ホールが設けられる。−例として、ダイオ・−ドＤ２
のショットキーコンタクト形成のためには白金（Ｐｔ）
が、ダイオードＤｒのショットキーコンタクト形成のた
めにはチタン（Ｔｉ）がそれぞれのスルーホール内のシ
リコン表面に被着され、それによって表面部分３０Ａに
はＤｒのためのショットキーコンタクトが、表面部分加
ＢにはＤ２ のためのショットキーコンタクトがそれぞ
れ形成される。そして、白金層及びチタン層の上には、
後述の配線金属の侵入ン防ぐためＴｉ−Ｗ層が被着され
る。なお、白金層又はチタン層の形成前にシリコン表面
に選択的に導電型決定不純物をイオン注入することによ
りＤｒ又はＤ２の順方向降下電圧値ンある程度調整する
ことも可能である。
この後、基板上面にアルミニウム（ＡＪ）等の配線金属
な被着して適宜パターニングすることによりＤｒ のア
ノード電極層３２と、Ｄ、のカソードコンタクト領域が
及びＱ２ のゲート領域２０ヒ相互接続する配線層あと
、Ｑ２ のソース電極層部と、Ｄ２のアノード電極層間
と、 Ｑ２ のドレインコンタクト領域ス及びポリシリ
コン等の抵抗ＲＬ２ ’ａ’相互接続する配線層４０と
、抵抗ＲＬ２の電極層弦とが形成される。Ｄｒのアノ−
、ド電極層３２． Ｄ２ のアノード電極層間及びＲＬ
２の電極層４２は電位源ＶＧＧに接続され、Ｑ２ のソ
ース電極層加はＱｌ のソース電極層と相互接続される
。
な被着して適宜パターニングすることによりＤｒ のア
ノード電極層３２と、Ｄ、のカソードコンタクト領域が
及びＱ２ のゲート領域２０ヒ相互接続する配線層あと
、Ｑ２ のソース電極層部と、Ｄ２のアノード電極層間
と、 Ｑ２ のドレインコンタクト領域ス及びポリシリ
コン等の抵抗ＲＬ２ ’ａ’相互接続する配線層４０と
、抵抗ＲＬ２の電極層弦とが形成される。Ｄｒのアノ−
、ド電極層３２． Ｄ２ のアノード電極層間及びＲＬ
２の電極層４２は電位源ＶＧＧに接続され、Ｑ２ のソ
ース電極層加はＱｌ のソース電極層と相互接続される
。
上記した構成によれば、第１の島状領域に形成したダイ
オードＤｒの順方向降下電圧ｖｆｒン、第２の島状領域
に形成したダイオードＤ２ の順方向電圧Ｖｆｃのほぼ
ｌ／２ とすることができるウカお、ＶＧＧは、電力
節減のために２〜３ポルトに設定するのが好ましい。
オードＤｒの順方向降下電圧ｖｆｒン、第２の島状領域
に形成したダイオードＤ２ の順方向電圧Ｖｆｃのほぼ
ｌ／２ とすることができるウカお、ＶＧＧは、電力
節減のために２〜３ポルトに設定するのが好ましい。
以上のように、この発明によれば、１個のＳＢＤン用い
て基準電位発生回路を構成したので、ＣＭＬ装置の回路
構成が大幅に簡略化され、高集積化ン達成しうる効果が
得られるものである。
て基準電位発生回路を構成したので、ＣＭＬ装置の回路
構成が大幅に簡略化され、高集積化ン達成しうる効果が
得られるものである。
第１図は、この発明の一実施例によるＣＭＬ装置の回路
図、 第２図は、２種類の５ＢＤＯ順方向電圧−電流特性ケ示
すグラフ、 第３図は、基準側のトランジスタ及びＳＢＤの集積化構
造の一例を示す基板断面図、 第４図は、従来のＣＭＬ装置の回路図である。
図、 第２図は、２種類の５ＢＤＯ順方向電圧−電流特性ケ示
すグラフ、 第３図は、基準側のトランジスタ及びＳＢＤの集積化構
造の一例を示す基板断面図、 第４図は、従来のＣＭＬ装置の回路図である。
Claims (1)
- 【特許請求の範囲】 各々負荷抵抗を有する第１及び第２のトランジスタを差
動形式に接続すると共に、これらのトランジスタの少な
くとも一方の負荷抵抗に並列に出力クランプ用のショッ
トキー・バリア・ダイオード接続し、前記第１及び第２
のトランジスタの制御電極にはそれぞれ信号電位及び基
準電位を与えるようにしたカーレント・モード・ロジッ
ク回路を半導体基板上に集積化してなる集積回路装置に
おいて、 前記半導体基板上には前記ショットキー・バリア・ダイ
オードの順方向降下電圧の約半分に相当する順方向降下
電圧を有するショットキー・バリア・ダイオードを形成
し、このショットキー・バリア・ダイオードの順方向降
下電圧を前記基準電位として前記第２のトランジスタの
制御電極に与えるようにしたことを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176669A JPS6236917A (ja) | 1985-08-10 | 1985-08-10 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176669A JPS6236917A (ja) | 1985-08-10 | 1985-08-10 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236917A true JPS6236917A (ja) | 1987-02-17 |
Family
ID=16017642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176669A Pending JPS6236917A (ja) | 1985-08-10 | 1985-08-10 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164713A (ja) * | 1986-12-16 | 1988-07-08 | テキサスインスツルメンツインコーポレイテッド | ショットキー電流モード論理回路 |
-
1985
- 1985-08-10 JP JP60176669A patent/JPS6236917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164713A (ja) * | 1986-12-16 | 1988-07-08 | テキサスインスツルメンツインコーポレイテッド | ショットキー電流モード論理回路 |
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