JPS6236873B2 - - Google Patents
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- JPS6236873B2 JPS6236873B2 JP56166742A JP16674281A JPS6236873B2 JP S6236873 B2 JPS6236873 B2 JP S6236873B2 JP 56166742 A JP56166742 A JP 56166742A JP 16674281 A JP16674281 A JP 16674281A JP S6236873 B2 JPS6236873 B2 JP S6236873B2
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- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
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Description
【発明の詳細な説明】
この発明は、配列された複数の発熱素子を有す
るサーマルヘツドの製造方法に関する。
るサーマルヘツドの製造方法に関する。
フアクシミリ、券売機等に用いられるサーマル
ヘツドは通常、多数の発熱素子を一列に配列し、
その一端を全て共通に、またはブロツク毎に共通
に接続し、他端を発熱素子を記録データに応じて
通電駆動するための駆動回路部に接続している。
ヘツドは通常、多数の発熱素子を一列に配列し、
その一端を全て共通に、またはブロツク毎に共通
に接続し、他端を発熱素子を記録データに応じて
通電駆動するための駆動回路部に接続している。
このようなサーマルヘツドにおいて、発熱素子
の一端側に接続される共通電極を構成する導体膜
は、発熱素子より先に基板上に形成され、その後
に発熱素子を構成する抵抗体膜がその一部が共通
電極の導体膜に接触する形で二極スパツタ法によ
り形成される。
の一端側に接続される共通電極を構成する導体膜
は、発熱素子より先に基板上に形成され、その後
に発熱素子を構成する抵抗体膜がその一部が共通
電極の導体膜に接触する形で二極スパツタ法によ
り形成される。
この理由は、共通電極を構成する導体膜は比較
的大きな電流が流れる関係から、電圧ドロツプを
小さくする目的で厚膜ペーストを印刷し焼成する
厚膜導体膜によつて形成されるため、発熱素子と
なる抵抗体膜を先に形成すると、共通電極となる
厚膜導体膜の焼成工程での高温（通常900℃程
度）によつて、抵抗体膜が酸化してしまうからで
ある（抵抗体膜の酸化温度は一例として400℃程
度である）。
的大きな電流が流れる関係から、電圧ドロツプを
小さくする目的で厚膜ペーストを印刷し焼成する
厚膜導体膜によつて形成されるため、発熱素子と
なる抵抗体膜を先に形成すると、共通電極となる
厚膜導体膜の焼成工程での高温（通常900℃程
度）によつて、抵抗体膜が酸化してしまうからで
ある（抵抗体膜の酸化温度は一例として400℃程
度である）。
しかしながら、この方法でサーマルヘツド基板
を平行平板電極の間に置いて、二極スパツタ法に
より発熱素子となる抵抗体膜を形成し、抵抗体膜
を微細な帯状にパターニングして個々の発熱素子
を形成すると、サーマルヘツド基板上に何も存在
しない状態で抵抗体膜を形成した場合に比べて発
熱素子の抵抗値が増大する現象が見られる。この
理由は抵抗体膜を二極スパツタ法により形成する
場合、サーマルヘツド基板上に既に形成されてい
る共通電極から離れた場所では平行平板電極間の
電界による電気力線が基板面に垂直になり、ター
ゲツトから叩き出されたスパツタ粒子は基板上に
垂直に到達するのに対し、共通電極のエツジ部近
傍では電気力線が基板上に対して斜めとなり、そ
の影響でスパツタ粒子が基板面に斜めに進行して
エネルギーが低下するため、共通電極のエツジ部
近傍に堆積された抵抗体膜は他の場所に比べて緻
密性が悪くなり、その比抵抗が共通電極のエツジ
部近傍において局部的に上昇するものと推測され
る。
を平行平板電極の間に置いて、二極スパツタ法に
より発熱素子となる抵抗体膜を形成し、抵抗体膜
を微細な帯状にパターニングして個々の発熱素子
を形成すると、サーマルヘツド基板上に何も存在
しない状態で抵抗体膜を形成した場合に比べて発
熱素子の抵抗値が増大する現象が見られる。この
理由は抵抗体膜を二極スパツタ法により形成する
場合、サーマルヘツド基板上に既に形成されてい
る共通電極から離れた場所では平行平板電極間の
電界による電気力線が基板面に垂直になり、ター
ゲツトから叩き出されたスパツタ粒子は基板上に
垂直に到達するのに対し、共通電極のエツジ部近
傍では電気力線が基板上に対して斜めとなり、そ
の影響でスパツタ粒子が基板面に斜めに進行して
エネルギーが低下するため、共通電極のエツジ部
近傍に堆積された抵抗体膜は他の場所に比べて緻
密性が悪くなり、その比抵抗が共通電極のエツジ
部近傍において局部的に上昇するものと推測され
る。
このような抵抗値の増大を防ぐには、最終的に
発熱素子となる領域の比抵抗を四探触子法等によ
り測定し、それに基づいてスパツタ条件を調整す
ればよい。ところが、上記のように共通電極を形
成した後に抵抗体膜を形成すると、抵抗体膜の発
熱素子となる領域が共通電極で短絡される形とな
るため、比抵抗を正確に測定することは難しい。
発熱素子となる領域の比抵抗を四探触子法等によ
り測定し、それに基づいてスパツタ条件を調整す
ればよい。ところが、上記のように共通電極を形
成した後に抵抗体膜を形成すると、抵抗体膜の発
熱素子となる領域が共通電極で短絡される形とな
るため、比抵抗を正確に測定することは難しい。
また、発熱素子の抵抗値を目標値にできたとし
ても、上記のように局部的に比抵抗の大きい部分
が存在すると、実際に発熱素子を通常駆動した場
合、この比抵抗の大きい部分に電界が集中し、そ
の部分で発熱素子の断線が起こる可能性がある。
ても、上記のように局部的に比抵抗の大きい部分
が存在すると、実際に発熱素子を通常駆動した場
合、この比抵抗の大きい部分に電界が集中し、そ
の部分で発熱素子の断線が起こる可能性がある。
この発明の目的は、発熱素子の局部的な比抵抗
の増大がなく、さらに比抵抗の測定が容易なサー
マルヘツドの製造方法を提供することを目的とす
る。
の増大がなく、さらに比抵抗の測定が容易なサー
マルヘツドの製造方法を提供することを目的とす
る。
この発明では、基板上に共通電極として厚膜ペ
ーストの印刷および焼成により厚膜導体膜を形成
した後、この厚膜導体膜上に発熱素子の形成領域
上にまで延在し、かつ該厚膜導体膜上に通孔を有
する絶縁体膜を形成し、この絶縁体膜上に一部が
重なる形で発熱素子を構成する抵抗体膜を二極ス
パツタ法により形成する。そして、次に抵抗体膜
に一部が接続され、他の一部が絶縁体膜の通孔を
通して厚膜導体膜と接続される接続用導体膜を形
成する。
ーストの印刷および焼成により厚膜導体膜を形成
した後、この厚膜導体膜上に発熱素子の形成領域
上にまで延在し、かつ該厚膜導体膜上に通孔を有
する絶縁体膜を形成し、この絶縁体膜上に一部が
重なる形で発熱素子を構成する抵抗体膜を二極ス
パツタ法により形成する。そして、次に抵抗体膜
に一部が接続され、他の一部が絶縁体膜の通孔を
通して厚膜導体膜と接続される接続用導体膜を形
成する。
この方法によれば、発熱素子となる抵抗体膜を
二極スパツタ法により形成する際、共通電極を構
成する厚膜導体膜およびその近傍の上に絶縁体膜
が形成されていることにより、絶縁体膜表面上の
平行平板電極間の電界に基づく電気力線の分布が
厚膜導体膜面に対して垂直となつているため、均
一な膜質が得られ、局部的な比抵抗の増大が防止
される。また、抵抗体膜を形成した後、接続用導
体膜を形成する前の段階で四深触子法等により抵
抗体膜の比抵抗測定を行なえば、抵抗体膜が厚膜
導体膜によつて短絡されていない状態で正確な測
定を行なうことができる。
二極スパツタ法により形成する際、共通電極を構
成する厚膜導体膜およびその近傍の上に絶縁体膜
が形成されていることにより、絶縁体膜表面上の
平行平板電極間の電界に基づく電気力線の分布が
厚膜導体膜面に対して垂直となつているため、均
一な膜質が得られ、局部的な比抵抗の増大が防止
される。また、抵抗体膜を形成した後、接続用導
体膜を形成する前の段階で四深触子法等により抵
抗体膜の比抵抗測定を行なえば、抵抗体膜が厚膜
導体膜によつて短絡されていない状態で正確な測
定を行なうことができる。
以下、この発明の実施例を図面を参照して説明
する。
する。
第１図はこの発明の一実施例に係るサーマルヘ
ツド回路図である。同図において、１は一列に配
列された発熱素子であり、一端は共通電極２によ
つて共通に接続され、他端は個別電極３を介して
駆動素子４にそれぞれ接続されている。共通電極
２および駆動素子４の他端を共通に接続する共通
電極５は、外部の電源６に接続される。記録デー
タ、例えばフアクシミリ画信号は入力端子７より
シフトレジスタ８にシリアルに入力され、シフト
レジスタ８から駆動素子４にパラレルに供給され
る。これにより駆動素子４は記録データに応じて
発熱素子１を選択的に通電駆動し発熱させる。こ
の発熱によつて、発熱素子１に対して相対的に移
動する感熱紙に文字等が記録される。
ツド回路図である。同図において、１は一列に配
列された発熱素子であり、一端は共通電極２によ
つて共通に接続され、他端は個別電極３を介して
駆動素子４にそれぞれ接続されている。共通電極
２および駆動素子４の他端を共通に接続する共通
電極５は、外部の電源６に接続される。記録デー
タ、例えばフアクシミリ画信号は入力端子７より
シフトレジスタ８にシリアルに入力され、シフト
レジスタ８から駆動素子４にパラレルに供給され
る。これにより駆動素子４は記録データに応じて
発熱素子１を選択的に通電駆動し発熱させる。こ
の発熱によつて、発熱素子１に対して相対的に移
動する感熱紙に文字等が記録される。
次に、第２図および第３図を参照して本発明に
基づくサーマルヘツドの製造方法を説明する。な
お、第２図および第３図は第１図のサーマルヘツ
ドを本発明に基づいて製造した場合の具体的な構
造を示す一部切欠した平面図とＡ−A′線に沿う
断面図である。
基づくサーマルヘツドの製造方法を説明する。な
お、第２図および第３図は第１図のサーマルヘツ
ドを本発明に基づいて製造した場合の具体的な構
造を示す一部切欠した平面図とＡ−A′線に沿う
断面図である。
まず、セラミツク板等からなる矩形状の絶縁体
基板１１上の発熱素子形成位置に帯状にグレーズ
層１２を形成し、さらにこのグレーズ層１２の外
側方に位置してこれと並行するように、例えば金
ペースト等の厚膜ペーストを印刷し焼成すること
により、厚膜導体膜１３を形成する。この厚膜導
体膜１３は、第１図における共通電極２を構成す
る。
基板１１上の発熱素子形成位置に帯状にグレーズ
層１２を形成し、さらにこのグレーズ層１２の外
側方に位置してこれと並行するように、例えば金
ペースト等の厚膜ペーストを印刷し焼成すること
により、厚膜導体膜１３を形成する。この厚膜導
体膜１３は、第１図における共通電極２を構成す
る。
次に、厚膜導体膜１３上に絶縁体膜１４をグレ
ーズ層１２の一側部まで延在するように形成す
る。この絶縁体膜１４は例えばホウケイ酸ガラス
等の厚膜用絶縁体ペーストを印刷し、乾燥、焼成
することによつて形成され、厚膜導体膜１３上の
適当な位置に厚膜導体膜１３の長さ方向に沿つて
形成されたスリツト状の通孔１５を有する。
ーズ層１２の一側部まで延在するように形成す
る。この絶縁体膜１４は例えばホウケイ酸ガラス
等の厚膜用絶縁体ペーストを印刷し、乾燥、焼成
することによつて形成され、厚膜導体膜１３上の
適当な位置に厚膜導体膜１３の長さ方向に沿つて
形成されたスリツト状の通孔１５を有する。
この絶縁体膜１４の形成後、グレーズ層１２の
上に、一端側が絶縁体膜１４上に延在し、他端側
が基板１１の表面状に延在する形で、抵抗体膜１
６を形成する。この抵抗体膜１６は例えばTa−
SiO2等の抵抗材料をターゲツトとして二極スパ
ツタ法により形成され、多数の微細な帯状パター
ンにパターニングされることによつて、第１図に
おける発熱素子１を構成する。
上に、一端側が絶縁体膜１４上に延在し、他端側
が基板１１の表面状に延在する形で、抵抗体膜１
６を形成する。この抵抗体膜１６は例えばTa−
SiO2等の抵抗材料をターゲツトとして二極スパ
ツタ法により形成され、多数の微細な帯状パター
ンにパターニングされることによつて、第１図に
おける発熱素子１を構成する。
そして、次に絶縁体膜１４および抵抗体膜１６
の一端部上に、スパツタ法等により接続用導体膜
１７を形成し、さらに第１図における個別電極３
となる導体膜１８を抵抗体膜１６の他端部上から
基板１１上に延出する形で形成する。ここで、接
続用導体膜１７は一部が絶縁体膜１４に形成され
た通孔１５を通して、厚膜導体膜１３の通孔１５
によつて露出した部分に接触する。従つて、絶縁
体膜１４が間に介在することによつて分離されて
いた厚膜導体膜１４と抵抗体膜１６とが、接続用
導体膜１７によつて電気的に接続される。
の一端部上に、スパツタ法等により接続用導体膜
１７を形成し、さらに第１図における個別電極３
となる導体膜１８を抵抗体膜１６の他端部上から
基板１１上に延出する形で形成する。ここで、接
続用導体膜１７は一部が絶縁体膜１４に形成され
た通孔１５を通して、厚膜導体膜１３の通孔１５
によつて露出した部分に接触する。従つて、絶縁
体膜１４が間に介在することによつて分離されて
いた厚膜導体膜１４と抵抗体膜１６とが、接続用
導体膜１７によつて電気的に接続される。
なお、第３図において１９は駆動回路部２０以
外の部分に被覆された保護膜であり、第２図では
省略している。駆動回路部２０は第１図における
駆動素子４、シフトレジスタ８等を構成するIC
チツプを金属キヤツプでシールしたもので、基板
１１上に配設される。
外の部分に被覆された保護膜であり、第２図では
省略している。駆動回路部２０は第１図における
駆動素子４、シフトレジスタ８等を構成するIC
チツプを金属キヤツプでシールしたもので、基板
１１上に配設される。
このような製造工程によれば、発熱素子１３の
抵抗値を容易に目標値にすることができる。すな
わち、抵抗体膜１６を平行平板電極を用いた二極
スパツタ法で形成する場合、既に形成されている
共通電極の厚膜導体膜１３およびその近傍の上に
絶縁体膜１４が形成されているため、抵抗体膜１
６が形成される絶縁体膜１４表面上でのスパツタ
時の平行平板電極間の電界による電気力線の状態
を見ると、厚膜導体膜１３のエツジ部での電気力
線のように斜めとなつておらず、基板１１の面に
対して垂直となつている。従つて、抵抗体膜１６
において従来のように電気力線の分布状態の影響
で導体膜１３の近傍部分が緻密性が悪くなるとい
つた現象はなく、均一な膜質が得られるので、局
部的に比抵抗が大きくなるという問題がない。
抵抗値を容易に目標値にすることができる。すな
わち、抵抗体膜１６を平行平板電極を用いた二極
スパツタ法で形成する場合、既に形成されている
共通電極の厚膜導体膜１３およびその近傍の上に
絶縁体膜１４が形成されているため、抵抗体膜１
６が形成される絶縁体膜１４表面上でのスパツタ
時の平行平板電極間の電界による電気力線の状態
を見ると、厚膜導体膜１３のエツジ部での電気力
線のように斜めとなつておらず、基板１１の面に
対して垂直となつている。従つて、抵抗体膜１６
において従来のように電気力線の分布状態の影響
で導体膜１３の近傍部分が緻密性が悪くなるとい
つた現象はなく、均一な膜質が得られるので、局
部的に比抵抗が大きくなるという問題がない。
また、抵抗体膜１６を形成した状態において、
抵抗体膜１６は厚膜導体膜１３と接しておらず、
四深触子法等により比抵抗を測定する場合、抵抗
体膜１６が厚膜導体膜１３で短絡されることがな
いので、その測定を正確に行なうことができる。
抵抗体膜１６は厚膜導体膜１３と接しておらず、
四深触子法等により比抵抗を測定する場合、抵抗
体膜１６が厚膜導体膜１３で短絡されることがな
いので、その測定を正確に行なうことができる。
このように個々の発熱素子１における局部的な
比抵抗の増加がないことと、比抵抗の正確な測定
が可能であることにより、発熱素子１の抵抗値を
容易に目標とする値にすることができるのであ
る。
比抵抗の増加がないことと、比抵抗の正確な測定
が可能であることにより、発熱素子１の抵抗値を
容易に目標とする値にすることができるのであ
る。
さらに、発熱素子１がその長さ方向において均
質であり、局部的に比抵抗の大きい部分がないた
め、発熱素子１に通電を行なつた場合、発熱素子
１が局部的な電界の集中によつて破壊することが
なく、信頼性の向上と、長寿命化を図ることがで
きる。
質であり、局部的に比抵抗の大きい部分がないた
め、発熱素子１に通電を行なつた場合、発熱素子
１が局部的な電界の集中によつて破壊することが
なく、信頼性の向上と、長寿命化を図ることがで
きる。
この発明は、第１図に示したような全ての発熱
素子に駆動素子を個別に接続して、全ての発熱素
子を同時に駆動するサーマルヘツドに限らず、第
４図に示すようないわゆるマトリクス駆動方式の
サーマルヘツドにも適用することができる。第４
図において、発熱素子１は複数（ｎ）のブロツク
B1〜Ｂoに区分され、その一端がブロツク毎に共
通電極２１１〜２１oによつて共通に接続されて
いる。一方、発熱素子１の他端はダイオード２２
とマトリクス配線２３を介して記録データ入力端
子２４に接続されている。
素子に駆動素子を個別に接続して、全ての発熱素
子を同時に駆動するサーマルヘツドに限らず、第
４図に示すようないわゆるマトリクス駆動方式の
サーマルヘツドにも適用することができる。第４
図において、発熱素子１は複数（ｎ）のブロツク
B1〜Ｂoに区分され、その一端がブロツク毎に共
通電極２１１〜２１oによつて共通に接続されて
いる。一方、発熱素子１の他端はダイオード２２
とマトリクス配線２３を介して記録データ入力端
子２４に接続されている。
この方式のサーマルヘツド動作は良く知られて
いるように、共通電極２１１〜２１oでブロツク
B1〜Ｂoを順次選択し、端子２４にパラレルに記
録データを供給することによつて、ブロツク単位
で順次記録を行なうものである。
いるように、共通電極２１１〜２１oでブロツク
B1〜Ｂoを順次選択し、端子２４にパラレルに記
録データを供給することによつて、ブロツク単位
で順次記録を行なうものである。
このようなサーマルヘツドを構造する場合、先
と同様に共通電極２１１〜２１oを構成する厚膜
導体膜を形成した後、発熱素子１を構成する抵抗
体膜を形成する前に、両者間に介在される絶縁体
膜を形成し、次いで接続用導体膜を形成して両者
を絶縁体膜に形成した通孔を通してこの接続用導
体膜で接続する方法をとることにより、前記実施
例と同様の効果を得ることができる。
と同様に共通電極２１１〜２１oを構成する厚膜
導体膜を形成した後、発熱素子１を構成する抵抗
体膜を形成する前に、両者間に介在される絶縁体
膜を形成し、次いで接続用導体膜を形成して両者
を絶縁体膜に形成した通孔を通してこの接続用導
体膜で接続する方法をとることにより、前記実施
例と同様の効果を得ることができる。
第１図はこの発明の一実施例に係るサーマルヘ
ツドの回路図、第２図および第３図はこの発明に
よるサーマルヘツドの製造方法を説明するための
サーマルヘツドの平面図およびＡ−A′線に沿う
断面図、第４図はこの発明の他の実施例に係るサ
ーマルヘツドの回路図である。 １……発熱素子、２……共通電極、４……駆動
素子、７……記録データ入力端子、８……シフト
レジスタ、１１……基板、１２……グレーズ層、
１３……共通電極の厚膜導体膜、１４……絶縁体
膜、１５……通孔、１６……抵抗体膜、１７……
接続用導体膜、１８……個別電極の導体膜、１９
……保護膜、２０……駆動回路部、２１１〜２１
o……共通電極、２３……マトリクス配線、２４
……記録データ入力端子。
ツドの回路図、第２図および第３図はこの発明に
よるサーマルヘツドの製造方法を説明するための
サーマルヘツドの平面図およびＡ−A′線に沿う
断面図、第４図はこの発明の他の実施例に係るサ
ーマルヘツドの回路図である。 １……発熱素子、２……共通電極、４……駆動
素子、７……記録データ入力端子、８……シフト
レジスタ、１１……基板、１２……グレーズ層、
１３……共通電極の厚膜導体膜、１４……絶縁体
膜、１５……通孔、１６……抵抗体膜、１７……
接続用導体膜、１８……個別電極の導体膜、１９
……保護膜、２０……駆動回路部、２１１〜２１
o……共通電極、２３……マトリクス配線、２４
……記録データ入力端子。
Claims (1)
- １ 配列された複数の発熱素子と、これら複数の
発熱素子の一端に接続され、該一端を全て共通に
またはブロツク毎に接続する単一または複数の共
通電極と、前記複数の発熱素子の他端に接続さ
れ、該発熱素子を記録データに応じて通電駆動す
る駆動回路部とを備えたサーマルヘツドの製造方
法において、基板上に前記共通電極として厚膜ペ
ーストの印刷および焼成により厚膜導体膜を形成
する工程と、この厚膜導体膜上に前記発熱素子の
形成領域上にまで延在し、かつ該厚膜導体膜上に
通孔を有する絶縁体膜を形成する工程と、この絶
縁体膜上に前記発熱素子を構成する抵抗体膜を二
極スパツタ法により形成する工程と、この抵抗体
膜に一部が接続され、他の一部が前記通孔を通し
て前記厚膜導体膜と接続される接続用導体膜を形
成する工程とを備えたことを特徴とするサーマル
ヘツドの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166742A JPS5867474A (ja) | 1981-10-19 | 1981-10-19 | サ−マルヘッドの製造方法 |
| US06/434,390 US4451835A (en) | 1981-10-19 | 1982-10-14 | Thermal recording device |
| DE8282109559T DE3268583D1 (en) | 1981-10-19 | 1982-10-15 | Thermal recording device |
| EP82109559A EP0077546B1 (en) | 1981-10-19 | 1982-10-15 | Thermal recording device |
| DD82244111A DD203017A5 (de) | 1981-10-19 | 1982-10-19 | Thermoaufzeichnungsgeraet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166742A JPS5867474A (ja) | 1981-10-19 | 1981-10-19 | サ−マルヘッドの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5867474A JPS5867474A (ja) | 1983-04-22 |
| JPS6236873B2 true JPS6236873B2 (ja) | 1987-08-10 |
Family
ID=15836902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56166742A Granted JPS5867474A (ja) | 1981-10-19 | 1981-10-19 | サ−マルヘッドの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4451835A (ja) |
| EP (1) | EP0077546B1 (ja) |
| JP (1) | JPS5867474A (ja) |
| DD (1) | DD203017A5 (ja) |
| DE (1) | DE3268583D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425421Y2 (ja) * | 1985-10-01 | 1992-06-17 |
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| US4516136A (en) * | 1983-06-27 | 1985-05-07 | At&T Teletype Corporation | Thermal print head |
| US4531137A (en) * | 1983-07-20 | 1985-07-23 | Xerox Corporation | Thermoremanent magnetic imaging method |
| CA1237019A (en) * | 1984-03-26 | 1988-05-24 | Toshio Matsuzaki | Thermal recording head and process for manufacturing wiring substrate therefor |
| JPS6153062A (ja) * | 1984-08-24 | 1986-03-15 | Seiko Instr & Electronics Ltd | サ−マルヘツド |
| EP0198646B1 (en) * | 1985-04-13 | 1992-07-15 | Konica Corporation | Integrated circuit device |
| US7692676B1 (en) * | 1995-08-30 | 2010-04-06 | Alps Electric Co., Ltd. | Thermal head |
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| JPS5586195A (en) * | 1978-12-25 | 1980-06-28 | Fujitsu Ltd | Method of fabricating multilayer circuit board |
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| GB1235197A (en) * | 1967-07-03 | 1971-06-09 | Texas Instruments Inc | Manufacture of circuit element arrays |
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| JPS55140577A (en) * | 1979-04-23 | 1980-11-04 | Toshiba Corp | Thermal head |
| US4401881A (en) * | 1980-03-21 | 1983-08-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Two-dimensional thermal head |
-
1981
- 1981-10-19 JP JP56166742A patent/JPS5867474A/ja active Granted
-
1982
- 1982-10-14 US US06/434,390 patent/US4451835A/en not_active Expired - Fee Related
- 1982-10-15 EP EP82109559A patent/EP0077546B1/en not_active Expired
- 1982-10-15 DE DE8282109559T patent/DE3268583D1/de not_active Expired
- 1982-10-19 DD DD82244111A patent/DD203017A5/de not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
| JPH0425421Y2 (ja) * | 1985-10-01 | 1992-06-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5867474A (ja) | 1983-04-22 |
| EP0077546B1 (en) | 1986-01-15 |
| DE3268583D1 (en) | 1986-02-27 |
| DD203017A5 (de) | 1983-10-12 |
| US4451835A (en) | 1984-05-29 |
| EP0077546A3 (en) | 1984-05-16 |
| EP0077546A2 (en) | 1983-04-27 |
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