JPS6232622B2 - - Google Patents
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- JPS6232622B2 JPS6232622B2 JP58052102A JP5210283A JPS6232622B2 JP S6232622 B2 JPS6232622 B2 JP S6232622B2 JP 58052102 A JP58052102 A JP 58052102A JP 5210283 A JP5210283 A JP 5210283A JP S6232622 B2 JPS6232622 B2 JP S6232622B2
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- Japan
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/01028—Nickel [Ni]
-
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- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
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- H01L2924/01079—Gold [Au]
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- H01L2924/01082—Lead [Pb]
-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
本発明は半導体装置にかかり、とくに異種の金
属被膜が少くとも3層被覆された構造を有するリ
ードフレームに素子を搭載した半導体装置に関す
るものである。 一般に樹脂封止型半導体装置の製造において、
外部リードを有するリードフレームの支持体上に
半導体素子を搭載、固定し、素子と内部リード間
を金属細線で接続した後に、素子及び接続部を樹
脂で封止する方法が採られている。ところで上記
リードフレームを用いた従来技術の半導体装置は
熱抵抗、電気抵抗および機械的諸特性のうえで十
分満足なものではなかつた。 本発明は従来の上記欠点を除去する為になされ
たものであり、従つて本発明の目的は、電気的に
も、熱的にも或いは機械的にも特性が優れてお
り、改良された構造を有する新規な半導体装置用
及び/又は集積回路装置用リードフレームに素子
を搭載した半導体装置とくに集積回路装置を提供
することである。 本発明の特徴は、リードフレームに半導体素子
を搭載し樹脂封止した半導体装置において、前記
リードフレームの素材の全面を銅もしくは銀の第
1の被膜で被膜し、該第1の被膜上にニツケルの
第2の被膜をリードの折曲げ加工部より内側に部
分的に被覆し、半導体素子および金属細線との接
着性が良好な金属である金からなる第3の被膜を
該第2の被膜の内部上に被覆しこれにより該第3
の被膜および該第2の被膜は階段状をなす端部を
有し、該第3の被膜上に前記半導体素子を接着し
た半導体装置にある。 このように本発明では全面を熱的又は電気的伝
導度が大きい銅もしくは銀の第1の被膜で被膜し
ているから熱抵抗、電気抵抗の小さな半導体装置
が得られる。次に素子を接着する領域と金属細線
を接着する領域にニツケルの第2の被膜を中間金
属層として設けた後に、同領域に素子の接着性と
金属細線の接着性の良好な金属である金の第3の
被膜を被覆する。ここで中間層被膜としてニツケ
ルを選ぶ理由は、第1と第3の被膜の合金化たと
えば銀と金或いは銅と金は何れも組立時の加熱雰
囲気で容易に拡散して合金化しやすい欠点がある
ために、この現象を防止するバリア層を形成させ
ることにある。一方下層被膜として銀あるいは銅
を選択するのは、熱抵抗を抑制するだけでなく、
リードフレーム、特に外部リードに関して半田付
性が良好な表面を与える目的にも叶つている。一
方、一般に樹脂封止型集積回路用リードフレーム
は、樹脂封止後に外部リードに折曲加工を行なう
ために、中間層ニツケル被膜があまり厚いと被膜
にクラツクを生じる恐れがあり、又ニツケル被膜
は半田付性が劣るので、ニツケル被膜を被覆する
領域は、半田付する部分と折曲加工する部分を避
けた内部領域に限定している。又、第3の被膜と
第2の被膜は階段形状の端部を有しているから力
が分散され接着力等の点で有利となる。 次に本発明をより明確に理解出来るようにその
良好な一実施例について添付図面及び次表を参照
しながら更に具体的に説明する。 表1は各金属と各合金の膨張係数と熱伝導度を
示すものである。添付された図は本発明に係るリ
ードフレームの一実施例を示すものであり、第1
図はコバー材より成るリードフレームを用いた樹
脂封止型集積回路の断面図、第2図はその拡大図
である。図に於いて、参照番号1は本発明に係る
リードフレームの外部リード、2は内部リード、
属被膜が少くとも3層被覆された構造を有するリ
ードフレームに素子を搭載した半導体装置に関す
るものである。 一般に樹脂封止型半導体装置の製造において、
外部リードを有するリードフレームの支持体上に
半導体素子を搭載、固定し、素子と内部リード間
を金属細線で接続した後に、素子及び接続部を樹
脂で封止する方法が採られている。ところで上記
リードフレームを用いた従来技術の半導体装置は
熱抵抗、電気抵抗および機械的諸特性のうえで十
分満足なものではなかつた。 本発明は従来の上記欠点を除去する為になされ
たものであり、従つて本発明の目的は、電気的に
も、熱的にも或いは機械的にも特性が優れてお
り、改良された構造を有する新規な半導体装置用
及び/又は集積回路装置用リードフレームに素子
を搭載した半導体装置とくに集積回路装置を提供
することである。 本発明の特徴は、リードフレームに半導体素子
を搭載し樹脂封止した半導体装置において、前記
リードフレームの素材の全面を銅もしくは銀の第
1の被膜で被膜し、該第1の被膜上にニツケルの
第2の被膜をリードの折曲げ加工部より内側に部
分的に被覆し、半導体素子および金属細線との接
着性が良好な金属である金からなる第3の被膜を
該第2の被膜の内部上に被覆しこれにより該第3
の被膜および該第2の被膜は階段状をなす端部を
有し、該第3の被膜上に前記半導体素子を接着し
た半導体装置にある。 このように本発明では全面を熱的又は電気的伝
導度が大きい銅もしくは銀の第1の被膜で被膜し
ているから熱抵抗、電気抵抗の小さな半導体装置
が得られる。次に素子を接着する領域と金属細線
を接着する領域にニツケルの第2の被膜を中間金
属層として設けた後に、同領域に素子の接着性と
金属細線の接着性の良好な金属である金の第3の
被膜を被覆する。ここで中間層被膜としてニツケ
ルを選ぶ理由は、第1と第3の被膜の合金化たと
えば銀と金或いは銅と金は何れも組立時の加熱雰
囲気で容易に拡散して合金化しやすい欠点がある
ために、この現象を防止するバリア層を形成させ
ることにある。一方下層被膜として銀あるいは銅
を選択するのは、熱抵抗を抑制するだけでなく、
リードフレーム、特に外部リードに関して半田付
性が良好な表面を与える目的にも叶つている。一
方、一般に樹脂封止型集積回路用リードフレーム
は、樹脂封止後に外部リードに折曲加工を行なう
ために、中間層ニツケル被膜があまり厚いと被膜
にクラツクを生じる恐れがあり、又ニツケル被膜
は半田付性が劣るので、ニツケル被膜を被覆する
領域は、半田付する部分と折曲加工する部分を避
けた内部領域に限定している。又、第3の被膜と
第2の被膜は階段形状の端部を有しているから力
が分散され接着力等の点で有利となる。 次に本発明をより明確に理解出来るようにその
良好な一実施例について添付図面及び次表を参照
しながら更に具体的に説明する。 表1は各金属と各合金の膨張係数と熱伝導度を
示すものである。添付された図は本発明に係るリ
ードフレームの一実施例を示すものであり、第1
図はコバー材より成るリードフレームを用いた樹
脂封止型集積回路の断面図、第2図はその拡大図
である。図に於いて、参照番号1は本発明に係る
リードフレームの外部リード、2は内部リード、
【表】
3は半導体装置又は集積回路装置等のシリコン素
子を装着する為のダイスステージを夫々示してい
る。内部リード2及びダイスステージ3は図に於
いては分離された状態で示されているが、実際に
はタイバー(図示せず)等によつて接合され一体
として形成されていることは言うまでもない。リ
ードフレームを構成するこれらの外部リード1、
内部リード2及びダイスステージ3は本実施例に
於いては鉄系合金のコバー素材が使用されている
が、この材質以外には42合金、52合金等の鉄―ニ
ツケル合金、鉄―ニツケル―コバルト合金はシリ
コン素子と近似した熱膨張係数を有する材料はと
くにシリコン素子のサイズが大きいMSI(中規模
集積回路)、LSI(大規模集積回路)の場合に好
ましい。このような材料の場合でも本発明の第1
の被膜によつて熱抵抗、電気抵抗は実用上問題の
ないように低下させることができる。外部リード
1、内部リード2及びダイスステージ3の全表面
には熱的及び電気的伝導度が大きく且つ半田付性
が良好な銅もしくは銀の層4が例えばメツキ法等
によつて被覆されている。層4は例えば厚さ約8
〜12μのメツキ被膜層を形成する。内部リード2
の金属細線を接着するいわゆるボンデイングパツ
ド領域及び素子を装着するダイスステージの領域
に於ける金属被膜層4上には拡散による合金化現
象を防止するバリア層を設けるために第2の被膜
であるニツケルの中間金属層5が厚さ約2〜3μ
程例えばメツキ法等によつて形成されている。こ
のニツケルを施す領域は折曲加工部より内部とす
る。金属被膜層5上には更に素子の接着性及び金
属細線の接着性の良好な金属層6として金層が厚
さ約4〜7μ程メツキ等によつて被覆、形成され
ている。この第3の被膜である金属層6の端部と
第2の被膜であるニツケルの膜5の端部とは図に
示すように階段状に形成されている。又、この実
施例のように金を用いるとこれは金片或いは金―
シリコン共晶合金片などの特別の接着材を使用し
ないでも、ダイスステージにシリコン素子を装着
することができる等の効果が生ずる。7はダイス
ステージ3に搭載される半導体装置、又は集積回
路装置等のシリコン素子、8はシリコン素子7の
電極と内部リード2を結線する金属細線、9は素
子及び接続部を封止する樹脂を夫々示している。 このようにして出来上つたリードフレームを使
用して集積回路装置を組立てた製品は、従来のリ
ードフレームを使用したそれに比較して熱抵抗を
30%以上低下させることが出来た。 以上本発明をその良好な一実施例について説明
したが、それは単なる一例として挙げたに過ぎ
ず、ここに説明した実施例によつてのみ本発明の
範囲を制限するものでないことは当然である。
子を装着する為のダイスステージを夫々示してい
る。内部リード2及びダイスステージ3は図に於
いては分離された状態で示されているが、実際に
はタイバー(図示せず)等によつて接合され一体
として形成されていることは言うまでもない。リ
ードフレームを構成するこれらの外部リード1、
内部リード2及びダイスステージ3は本実施例に
於いては鉄系合金のコバー素材が使用されている
が、この材質以外には42合金、52合金等の鉄―ニ
ツケル合金、鉄―ニツケル―コバルト合金はシリ
コン素子と近似した熱膨張係数を有する材料はと
くにシリコン素子のサイズが大きいMSI(中規模
集積回路)、LSI(大規模集積回路)の場合に好
ましい。このような材料の場合でも本発明の第1
の被膜によつて熱抵抗、電気抵抗は実用上問題の
ないように低下させることができる。外部リード
1、内部リード2及びダイスステージ3の全表面
には熱的及び電気的伝導度が大きく且つ半田付性
が良好な銅もしくは銀の層4が例えばメツキ法等
によつて被覆されている。層4は例えば厚さ約8
〜12μのメツキ被膜層を形成する。内部リード2
の金属細線を接着するいわゆるボンデイングパツ
ド領域及び素子を装着するダイスステージの領域
に於ける金属被膜層4上には拡散による合金化現
象を防止するバリア層を設けるために第2の被膜
であるニツケルの中間金属層5が厚さ約2〜3μ
程例えばメツキ法等によつて形成されている。こ
のニツケルを施す領域は折曲加工部より内部とす
る。金属被膜層5上には更に素子の接着性及び金
属細線の接着性の良好な金属層6として金層が厚
さ約4〜7μ程メツキ等によつて被覆、形成され
ている。この第3の被膜である金属層6の端部と
第2の被膜であるニツケルの膜5の端部とは図に
示すように階段状に形成されている。又、この実
施例のように金を用いるとこれは金片或いは金―
シリコン共晶合金片などの特別の接着材を使用し
ないでも、ダイスステージにシリコン素子を装着
することができる等の効果が生ずる。7はダイス
ステージ3に搭載される半導体装置、又は集積回
路装置等のシリコン素子、8はシリコン素子7の
電極と内部リード2を結線する金属細線、9は素
子及び接続部を封止する樹脂を夫々示している。 このようにして出来上つたリードフレームを使
用して集積回路装置を組立てた製品は、従来のリ
ードフレームを使用したそれに比較して熱抵抗を
30%以上低下させることが出来た。 以上本発明をその良好な一実施例について説明
したが、それは単なる一例として挙げたに過ぎ
ず、ここに説明した実施例によつてのみ本発明の
範囲を制限するものでないことは当然である。
第1図は本発明に係る半導体、集積回路装置用
リードフレームの一実施例を示す概略構成図、第
2図は第1図の部分拡大図である。 1…外部リード、2…内部リード、3…ダイス
ステージ、4…金属被膜層、5…中間金属層、6
…金属被膜層、7…シリコン素子、8…金属細
線、9…樹脂。
リードフレームの一実施例を示す概略構成図、第
2図は第1図の部分拡大図である。 1…外部リード、2…内部リード、3…ダイス
ステージ、4…金属被膜層、5…中間金属層、6
…金属被膜層、7…シリコン素子、8…金属細
線、9…樹脂。
Claims (1)
- 1 リードフレームに半導体素子を搭載し樹脂封
止した半導体装置において、前記リードフレーム
の素材の全面を銅もしくは銀の第1の被膜で被覆
し、該第1の被膜上にニツケルの第2の被膜を折
曲加工部より内側に部分的に被覆し、金からなる
第3の被膜を該第2の被膜の内部上に被覆しこれ
により該第3の被膜および該第2の被膜は階段状
をなす端部を有し、該第3の被膜上に前記半導体
素子を接着したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58052102A JPS58175852A (ja) | 1983-03-28 | 1983-03-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58052102A JPS58175852A (ja) | 1983-03-28 | 1983-03-28 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11464574A Division JPS5141961A (en) | 1974-10-07 | 1974-10-07 | Handotai shusekikairosochoriidofureemu |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58175852A JPS58175852A (ja) | 1983-10-15 |
JPS6232622B2 true JPS6232622B2 (ja) | 1987-07-15 |
Family
ID=12905482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58052102A Granted JPS58175852A (ja) | 1983-03-28 | 1983-03-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58175852A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6437126U (ja) * | 1987-08-28 | 1989-03-06 | ||
JPS6437127U (ja) * | 1987-08-28 | 1989-03-06 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0612796B2 (ja) * | 1984-06-04 | 1994-02-16 | 株式会社日立製作所 | 半導体装置 |
JPH0210761A (ja) * | 1988-06-28 | 1990-01-16 | Mitsui High Tec Inc | リードフレーム及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5141961A (en) * | 1974-10-07 | 1976-04-08 | Nippon Electric Co | Handotai shusekikairosochoriidofureemu |
-
1983
- 1983-03-28 JP JP58052102A patent/JPS58175852A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5141961A (en) * | 1974-10-07 | 1976-04-08 | Nippon Electric Co | Handotai shusekikairosochoriidofureemu |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6437126U (ja) * | 1987-08-28 | 1989-03-06 | ||
JPS6437127U (ja) * | 1987-08-28 | 1989-03-06 |
Also Published As
Publication number | Publication date |
---|---|
JPS58175852A (ja) | 1983-10-15 |
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