JPS6232572A - 拡大文字発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ドツトの集合で文字を構成する文字パターンを２倍に拡
大するのに、対象ドツトとこれに上、下、左、右、斜め
に隣接するドツトの配置関連を調べ、その配置関連に対
応してパターン変換回路により凸凹を補正されたスムー
ズな拡大文字出力を可能としたものである。

〔産業上の利用分野〕

本発明は文字パターン発生回路に係り、特に２倍の拡大
ドツトパターンの字体の凸凹をスムーズに補正した拡大
文字発生回路に関する。

〔従来の技術〕

第６図は従来例のブロック図を示す０図において、Ｍｌ
は原図の文字パターンが格納されているメモリ、Ｍ２は
拡大文字パターンを収容するメモリ、ＡＤＲＩはメモリ
Ｍ１のアドレッシングを行うレジスタ、八ＤＲ２はメモ
リＭ２のアドレッシングを行うレジスタである。

５ＲＧＩはメモリＭ１の内容を１行毎にパラレル入力し
、１ビツト毎にシフトしていくシフトレジスタ、５ＲＧ
２はバッファメモリＢ１の内容を１ビツト毎にシフトさ
せながら取り込むシフトレジスタで１行分の取り込みが
完了するとメモリＭ２にパラレル出力する。

Ｂ１はシフトレジスタ５ＲＧＩと５ＲＧ２との橋渡しを
行うバッファメモリ、ＣＮＴｌは図示する出力命令によ
り前記各ブロックを制御する制御部で構成されている。

第７図は第６図の構成においてメモリＭ１の文字パター
ンを２倍に拡大し、メモリＭ２に格納するフローチャー
トを示す。ステップ１で開始されると、最初にステップ
２で制御部ＣＮＴｌからクリア命令ＣＬＡｌ、　ＣＬＡ
２を出してそれぞれレジスタＡＤＲＩ、　ＡＤＲ２の内
容をクリアする。

次にステップ３にて制御部ＣＮＴｌからセット命令５Ｅ
ＴＩをだしてメモリ間の最初の行をシフトレジスタ５Ｒ
ＧＩに移す。ステップ４で制御部ＣＮＴｌからシフト命
令５ＨＩＦＴＩを出してシフトレジスタ５ＲＧＩの１ビ
ツトをシフトさせバッファメモリＢ１に移す。

さらにステップ５で制御部ＣＮＴｌからシフト命令５Ｈ
ＩＦＴ２を出してバッファメモリＢ１の内容をシフトレ
ジスタ５ＲＧ２に移す、ステップ６でステップ５の実行
回数が２回繰り返されたかを判定し、その確認ができる
とステップ７でステップ４からステップ６までの実行が
１行分終了したかを判定し、その確認ができるまで繰り
返す。

ステップ８で制御部ＣＮＴ　１からセント命令５ＥＴ２
を出して、シフトレジスタ５ＲＧ２の内容をメモリＭ２
に移す。ステップ９で制御部ＣＮＴｌからアドレッシン
グ命令ＵＰ２を出してレジスタＡＤＲ２の指定アドレス
に＋１して次の行を指定する。ステップ１０でステップ
８からステップ９までの実行が２回繰り返されたかを判
定し、その確認ができるまで繰り返す。

ステップ１１で制御部ＣＮＴｌからアドレッシング命令
ＵＰＩを出してレジスタＡＤＲＩの指定アドレスに＋１
して次の行を指定する。ステップ１２でステップ３から
ステップ１１までの実行が１字分終了したかを判定し、
その終了が確認されて１字分の２倍拡大を終了する。

〔発明が解決しようとする問題点〕

従来の拡大方式によれば、同一ドツトを縦方向、横方向
に単純に２回繰り返し読出すことにより２倍の拡大パタ
ーンを得ている。

元来、ドツトの集合で文字を構成する文字パターンにお
いては、ドツトの有無で文字を表現するため曲線および
斜線を表す場合には凸凹した字体になってしまう。従っ
て第８図に示すように第８図（ａ）の原図パターンから
単純に第８図（ｂ）に示す２倍拡大パターンを作ると凸
凹が更に強調される欠点がある。

本発明は上記従来の欠点に鑑みて創作されたもので、字
体の凸凹を補正可能な拡大文字発生回路の提供を目的と
する。

〔問題点を解決するための手段〕

本発明の文字パターン発生回路は、第１図の原理図に示
すようにドツトの集合で文字を構成する文字パターンを
２倍に拡大するに際し、前記拡大の対象となるドツト例
えばドツト■に隣接する上ドツト■、下ドツト■、左ド
ツト■、右ドツト■。

斜めドツト■、■、■、■の配置パターンを検出して格
納するバッファメモリＢｉｎの検出手段と、該バッファ
メモリＢｌｎの化カバターンをアドレスとして拡大ドツ
トパターンを出力するパターン変換手段のメモリＭ３　
（例えばＲＯＭ）とを設けたことを特徴とする。

〔作用〕

第２図（ａ）に示すようにバッファメモリＢｉｎに格納
されたドツトパターンにおいて、変換の対象となるドツ
ト■に隣接してドツト■とドツト■の配置パターンに対
しては、このパターンをアドレスとして変換手段のメモ
リＭ３に入力し、その変換出力としてバッファメモリＢ
２ｎにドツト（５ｃ）と（５ｄ）の変換パターンを得る
。

また、第２図中）に示すように変換の対象となるドツト
■（論理値“０”の場合）に隣接してドツト■、■、■
の配置パターンに対しては、このパターンをアドレスと
して変換手段のメモリ間に入力し、その変換出力として
バッファメモリＢ２ｎにドツト（８ａ）と（８ｂ）の変
換パターンを得る。

第２図（Ｃ）は原図文字を格納するメモＩＪＭＩを２倍
拡大パターンとしてメモリＭ２に変換格納した状態を示
し、第２図（ａ）、　（ｂ）のドツト■、ドツト■が変
換出力に示す位置に対応して配置され、第８図（ｂ）の
例と比較して凸凹の補正が可能となる。

この場合ドツト■とドツト■の変換例は単純２倍型式と
する。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

なお、構成、動作の説明を理解し易くするために各図を
通じて同一部分には同一符号を付してその重複説明を省
略する。

第３図は本発明実施例のブロック図を示す。図において
、５ＲＧＩＩ　、　５ＲＧ１２　、５ＲＧ１３はシフト
レジスタであってそれぞれ前段の内容（シフトレジスタ
５ＲＧＩＩにあってはメモリＭｌの内容）をパラレル入
力し、１ビツトづつシフトしていく機能を有する。この
３個を総称する場合はシフトレジスタ５ＲＧｉｎと略称
する。

Ｒ１，Ｒ２，Ｒ３はレジスタでシフトレジスタ５ＲＧ１
ｎのローテーション用に使用する。この３個を総称する
場合はレジスタＲｎと略称する。

Ｂｌｌ　、　Ｂ１２　、　Ｂ１３はバッファメモリーで
あって、それぞれ３ビツトづつをシフト格納可能でシフ
トレジスタ５ＲＧ１ｎのシフトするビットをためこみ、
パターン変換用メモリＭ３　（例えばＲＯＭを利用する
）のアドレス入力のパターンを作る。この３個を総称す
る場合はバッファメモリーＢｉｎと略称する。

Ｂ２１　、　Ｂ２２もバッファメモリーであるが、それ
ぞれ２ビツトづつを格納可能でパターン変換用メモリＭ
３の出力を一時セットするために利用する。

この２個を総称する場合はバッファメモリーＢ２ｎと略
称する。

５ＲＧ２１　、５ＲＧ２２はシフトレジスタであって１
ビツトづつシフトしながらバッファメモリーＢ２ｎの内
容を取り込み、取り込みが終了すると次段（シフトレジ
スタ５ＲＧ２２の場合はメモリＭ２）にパラレル出力す
る。この２個を総称する場合はシフトレジスタ５ＲＧ２
ｎと略称する。

ＣＮＴ２は制御部であって図示する各命令をそれぞれ矢
印に対応するブロックに出して制御する。

第４図は第３図の構成においてメモリＭｌの文字パター
ンを２倍に拡大しメモリＭ２に格納するフローチャート
を示す。図において、ステップ２１で実行が開始される
と、最初に制御部ＣＮＴ２からクリア命令ＣＬＡＩとＣ
Ｌ＾２を出してそれぞれレジスタＡＤＲＩと八ＤＲ２と
をクリアする。

ステップ２３でクリア命令ＣＬＳＩとＣＬＢＩを出して
レジスタＲｎとシフトレジスタ５ＲＧｒｎおよびバッフ
ァメモリＢｉｎをクリアする。このときの各ブロックの
格納状況を第５図ｆａ）に示す。ステップ２４でセット
命令５ＥＴＩを出してメモリ旧の内容を１行分シフトレ
ジスタ５ＲＧＩＩにパラレルに移す。

ステップ２５でアドレッシング命令ＵＰＩを出してレジ
スタＡＤＲＩを＋１して次の行を指定する。ステップ２
６でセット命令５ＥＴＩを出してシフトレジスタ５ＲＧ
１２の内容をシフトレジスタ５ＲＧ１３へ、シフトレジ
スタ５ＲＧＩＩの内容をシフトレジスタ５ＲＧ１２へ、
メモリＭ１の内容をシフトレジスタ５ＲＧＩＩへそれぞ
れ移す。この実行完了時点の状況を第５図（ｂｌに示す
。

ステップ２７でシフト命令５ＨＩＦＴＩを出して、シフ
トレジスタ５ＲＧ１ｎの内容をバッファメモリＢｉｎに
移す。同時に、レジスタＲｎＯ値がシフトレジスタ５Ｒ
Ｇ１ｎに移り、シフトレジスタ５ＲＧ１ｎからあふれた
値がレジスタＲｎに入る。

ステップ２８で更にシフト命令５ＨＩＦＴＩを出してス
テップ２７の実行内容をもう一度繰り返す。この実行完
了時点の状況を第５図（Ｃ）に示す、この結果バッファ
メモリＢｉｎの中央に位置するドツト■（すなわち、第
５図（ａ）のメモリＭ１の１行目の右端に位置していた
ドツト）の隣接ドツトの配置関係が明確となり、パター
ン変換の対象となった。

ステップ２９でメモリ旧によりパターン変換を行い、セ
ット命令５ＥＴＢ２を出してメモリＭ３の内容をバッフ
ァメモリＢ２ｎに移す。次にステップ３１でシフト命令
５ＩＩＴＰＴ２を出してバッファメモリＢ２ｎの内容を
シフトレジスタ５ＲＧ２ｎに移す。ここでステップ３１
の実行を２回繰り返したかをステップ３２で判定し、確
認できるまで繰り返す。

ステップ３３でステップ２８からステップ３２までの実
行を１行分終了したかを判定し、未了の場合はステップ
２８まで戻る。最初に戻ってステップ２８を実行した状
態を第５図（ｄ）に示す。すなわちバッファメモリＢｉ
ｎにおけるドツト■はシフトして右側に移り、代わって
ドツト■がパターン変換の対象となった。シフトレジス
タ５ＲＧ１ｎもレジスタＲｎも共に第５図（Ｃ）の内容
から１ビツトづつシフトしている。

ステップ３３で１行分の最後の実行時点の状況を第５図
（ｅ）に示す。１行目左端のドツト■がバッファメモリ
Ｂｉｎにおいてパターン変換対象となっている。１行分
の終了が確認されるとステップ３４でセット命令５ＥＴ
２を出して、シフトレジスタ５ＲＧ２２の内容をメモリ
Ｍ２へ、シフトレジスタ５ＲＧ２１の内容をシフトレジ
スタ５ＲＧ２２　”＞移す。次にステップ３５でアドレ
ッシング命令ＵＰ２を出してレジスタＡＤＲ２の内容に
＋１して次の行を指定する。

ステップ３６でステップ３４と３５の実行を２回繰り返
したかを判定し、確認できるまで繰り返す。その確認が
できるとステップ３７で１文字分終了したかを判定し、
未了の場合はステップ４０でクリア命令ＣＬＢＩを出し
てバッファメモリＢｉｎをクリアし、ステップ２５に戻
る。次にステップ２５と２６の実行を完了し２行目の処
理に入った状態を第５図（［１に示す。すなわちメモリ
旧の３行目をシフトレジスタ５ＲＧＩＩにパラレルシフ
トし、レジスタＲｎモパフファメモリＢｉｎ　もクリア
されている。

ステップ３７で１文字分の終了が確認されて終了あるい
は次の文字の拡大シーケンスに移ることができる。

〔発明の効果〕

以上詳細に説明したように本発明の拡大文字発生回路に
よれば、スムーズな字体の２倍拡大文字が得られ、印字
品質が向上する。

【図面の簡単な説明】

第１図はパターン変換手段の原理図、 第２図は変換例説明図、 第３図は本発明実施例ブロック図、 第４図は本発明実施例のフローチャート、第５図は隣接
ドツト検出手段説明図、 第６図は従来例のブロック図、 第７図は従来例のフローチャート、 第８図は従来例の欠点説明図を示す。 図において、Ｂｌｎは隣接ドツト検出手段のバッファメ
モリ、Ｍ３はパターン変換手段のメモリをそれぞれ示す
。 代理人　弁理士　井　桁　貞　− ｔｙ？−−Ａｆ：撲ｆＪ２ｔｑｌｉｎｍ（０）　ド°１
ト■っ事１食４刈　　　　　　　　（ｂ）Ｆ−／ト■の
変Ｔλ内（Ｃ）吏了ハゝ７−ン′￥オΦｆｙ：１第　２
　図 本発明太７在ブΣＵのフロー千丁〜ｈ 第　４　図　（その２） 芝−Ｇ：　　　ｕ。 「！ ｔＭ　　５　　図（Ｃ）　　ｌ’Ａ　ｎｋ”トイｔｉ−
７ＦＸ、（ス’ｉ’Ｖ７’　ＺＰ　ｆ４↑７１）＠　　
５　１１Ｄ＜ｄ＋　７１）＄）＝−、ｂｆｆｔ；−）−
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、、／−７史を煮（ス方、ブ２５〜４０カ′灯７５）Ｃ
ＮＴｌ 孔Ｊミ朱ヂΣりのフ０・・・７じり 第　６ＵＸＪ 従来グツ・Ｊのフローナγ−ト 第　７１

Claims (1)

1. 【特許請求の範囲】 ドットの集合で文字を構成する文字パターンを２倍に拡
   大するに際し、前記拡大の対象となるドットの上、下、
   左、右、斜めに隣接するドットとの配置関連を検出する
   検出手段と、 該検出手段の出力に応じて拡大ドットパターンを出力す
   るパターン変換手段（Ｍ３）とを設けたことを特徴とす
   る拡大文字発生回路。