JPS62295435A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62295435A JPS62295435A JP11293387A JP11293387A JPS62295435A JP S62295435 A JPS62295435 A JP S62295435A JP 11293387 A JP11293387 A JP 11293387A JP 11293387 A JP11293387 A JP 11293387A JP S62295435 A JPS62295435 A JP S62295435A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- silicon
- substrate
- semiconductor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052710 silicon Inorganic materials 0.000 abstract description 24
- 239000010703 silicon Substances 0.000 abstract description 24
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 15
- 239000013078 crystal Substances 0.000 abstract description 14
- 238000005530 etching Methods 0.000 abstract description 12
- 230000007547 defect Effects 0.000 abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 abstract description 7
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 description 38
- 239000012535 impurity Substances 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000012212 insulator Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000945 filler Substances 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はＭＯＳ型等の半導体装置の素子間分離領域の構
造に関する。
造に関する。
（従来の技術）
従来の半導体装置の素子間分離の構造として、半導体基
板の選択酸化により形成された埋設酸化物で素子と素子
とを隔てるものがある。第１図はこの構造の代表として
ＭＯ３型半導体装置における最も簡単な素子間分離構造
の断面を示したもので、窒化シリコン膜ｌをマスクにフ
ィールドイオン注入後、熱酸化により１μｍ程度の厚い
酸化シリコン膜２が選択的に形成されたものである。３
の領域は素子分離フィールドイオン注入領域である。ま
た最近、半導体基板に溝を掘り素子を分離する構造が特
開昭５３−１２４０８７ 、５３−１４７４８１等に開
示されている。。
板の選択酸化により形成された埋設酸化物で素子と素子
とを隔てるものがある。第１図はこの構造の代表として
ＭＯ３型半導体装置における最も簡単な素子間分離構造
の断面を示したもので、窒化シリコン膜ｌをマスクにフ
ィールドイオン注入後、熱酸化により１μｍ程度の厚い
酸化シリコン膜２が選択的に形成されたものである。３
の領域は素子分離フィールドイオン注入領域である。ま
た最近、半導体基板に溝を掘り素子を分離する構造が特
開昭５３−１２４０８７ 、５３−１４７４８１等に開
示されている。。
しかし、第１図に示した従来技術の埋設酸化物による素
子分離法は、半導体基板を耐酸化物でマスクして選択熱
酸化を行う時、酸化が半導体基板の深さ方向のほかに横
方向にも拡がり、このため酸化膜は窒化シリコン膜２の
下に成長し入り込み、窒化シリコン膜を押上げて耐酸化
マスクパターンの寸法精度を悪くする。このためマスク
のバタ−ンは、この誤差を始めから見込んで寸法上の余
裕を太き（しなければならず、半導体装置の小型化の隘
路の一つとなっている。更に、半導体基板を選択熱酸化
すると、酸化シリコンはシリコンより体積が大きいので
、半導体基板の中に歪みが生じシリコン単結晶の結晶欠
陥を引き起こすとともに、選択的に熱酸化された部分は
熱酸化されない部分より厚くなり半導体基板表面に段差
が生じる等の欠点がある。このように埋設酸化物による
素子間分離法は半導体基板表面の凹凸化、結晶欠陥の増
大化、小型化の困難さ及び信頼性の低下等という問題点
を有する。一方、特開昭５３−１２４０８７は溝の中に
埋め込まれた多結晶半導体領域と半導体基板とが接する
領域でＰＮ接合することが特徴であり、バイポーラ型半
導体装置に有効であるがＭＯ８型半導体装置には適用で
きない。又、特開昭５３−１４７４８１は溝の側面領域
に絶縁物を形成したことを特徴とするが、絶縁物の形成
に帰因する結晶欠陥の多発をまね（とともに、酸化及び
エツチングの工程の追加が不可欠であり製造コストが高
くなる欠点もある。
子分離法は、半導体基板を耐酸化物でマスクして選択熱
酸化を行う時、酸化が半導体基板の深さ方向のほかに横
方向にも拡がり、このため酸化膜は窒化シリコン膜２の
下に成長し入り込み、窒化シリコン膜を押上げて耐酸化
マスクパターンの寸法精度を悪くする。このためマスク
のバタ−ンは、この誤差を始めから見込んで寸法上の余
裕を太き（しなければならず、半導体装置の小型化の隘
路の一つとなっている。更に、半導体基板を選択熱酸化
すると、酸化シリコンはシリコンより体積が大きいので
、半導体基板の中に歪みが生じシリコン単結晶の結晶欠
陥を引き起こすとともに、選択的に熱酸化された部分は
熱酸化されない部分より厚くなり半導体基板表面に段差
が生じる等の欠点がある。このように埋設酸化物による
素子間分離法は半導体基板表面の凹凸化、結晶欠陥の増
大化、小型化の困難さ及び信頼性の低下等という問題点
を有する。一方、特開昭５３−１２４０８７は溝の中に
埋め込まれた多結晶半導体領域と半導体基板とが接する
領域でＰＮ接合することが特徴であり、バイポーラ型半
導体装置に有効であるがＭＯ８型半導体装置には適用で
きない。又、特開昭５３−１４７４８１は溝の側面領域
に絶縁物を形成したことを特徴とするが、絶縁物の形成
に帰因する結晶欠陥の多発をまね（とともに、酸化及び
エツチングの工程の追加が不可欠であり製造コストが高
くなる欠点もある。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは半導体基板の表面の一層の平坦化
、結晶欠陥の減少、一層の小型化及び高信軌性化のなさ
れたＭＯ３型半導体装置を提供するところにある。
の目的とするところは半導体基板の表面の一層の平坦化
、結晶欠陥の減少、一層の小型化及び高信軌性化のなさ
れたＭＯ３型半導体装置を提供するところにある。
本発明の半導体装置は、第１導電型の半導体基板に形成
された溝、前記溝を有する前記半導体基板の表面及び前
記溝の中に形成された多結晶半導体を用いた半導体装置
において、前記半導体基板に形成された前記溝は、前記
溝の表面に被着された前記多結晶半導体の表面が前記溝
以外の部分に形成された前記多結晶半導体の表面とほぼ
平坦になる程度に細い形状を有することを特徴とする。
された溝、前記溝を有する前記半導体基板の表面及び前
記溝の中に形成された多結晶半導体を用いた半導体装置
において、前記半導体基板に形成された前記溝は、前記
溝の表面に被着された前記多結晶半導体の表面が前記溝
以外の部分に形成された前記多結晶半導体の表面とほぼ
平坦になる程度に細い形状を有することを特徴とする。
第２図は本発明の代表的な実施例における半導体装置の
製造工程別の断面図である。第２図（ｄ）は素子間領域
に充填物例えば多結晶シリコンを埋め込んだ場合の素子
間分離フィールドの断面を示すものである。ここで本発
明になる半導体装置の構造を製造工程順に説明する。第
２図（ａ）はｎ型シリコン基板（又はｐ型シリコン基板
）１を部分的に異方性エツチング例えばイオンビーム・
エツチングして細い溝を形成した状態を示す。イオンビ
ーム・エッチンングは方向性を持った反応性イオンと半
導体基板との反応によりスパッタ・エツチングが可能と
なり、アンダーカット現象が生じないので、ｌ ／７１
１程度の幅を持つ細くしかも深い溝の形成ができる。第
２図（ｂ）はＣＶＤ法により多結晶シリコン３を半導体
基板表面に被着することによりシリコン基板に掘られた
細い溝を多結晶シリコンで埋めつくした状態を示してい
る。
製造工程別の断面図である。第２図（ｄ）は素子間領域
に充填物例えば多結晶シリコンを埋め込んだ場合の素子
間分離フィールドの断面を示すものである。ここで本発
明になる半導体装置の構造を製造工程順に説明する。第
２図（ａ）はｎ型シリコン基板（又はｐ型シリコン基板
）１を部分的に異方性エツチング例えばイオンビーム・
エツチングして細い溝を形成した状態を示す。イオンビ
ーム・エッチンングは方向性を持った反応性イオンと半
導体基板との反応によりスパッタ・エツチングが可能と
なり、アンダーカット現象が生じないので、ｌ ／７１
１程度の幅を持つ細くしかも深い溝の形成ができる。第
２図（ｂ）はＣＶＤ法により多結晶シリコン３を半導体
基板表面に被着することによりシリコン基板に掘られた
細い溝を多結晶シリコンで埋めつくした状態を示してい
る。
ＣＶＤ法は１μ謡程度の細い溝を多結晶シリコンで埋め
つくし、そして半導体基板上に被着さた多結晶シリコン
の表面は、図から判るように前記溝の上においても凹み
がほとんどがなくほぼ平坦になる。第２図（ｃ）はシリ
コン基板表面の多結晶シリコンがエツチングにより除去
され、シリコン基板に形成された溝の中に埋めこまれて
いる多結晶シリコン３のみが残る。又、シリコン基板に
掘られた溝のパターンと同一形状のパターンを有する窒
化シリコン膜２ をマスクとして、素子間分離領域フィ
ールドイオン注入４を行い、溝の中に埋めこまれている
多結晶シリコンをｎ型（又はｐ型）の導電型にする。第
２図（ｄ）は素子間分離領域フィールドイオンの活性化
をハロゲンランプ加熱で行い、窒化シリコン膜を除去し
て得る素子分離領域には不純物が高濃度に拡散された多
結晶シリコンが埋め込まれているＭＯ３型半導体装置の
素子間分離フィールドの断面図である。（ｄ）図の５は
素子間分離フィールドイオンシリコン基板に拡散した濃
い不純物の拡散領域である。
つくし、そして半導体基板上に被着さた多結晶シリコン
の表面は、図から判るように前記溝の上においても凹み
がほとんどがなくほぼ平坦になる。第２図（ｃ）はシリ
コン基板表面の多結晶シリコンがエツチングにより除去
され、シリコン基板に形成された溝の中に埋めこまれて
いる多結晶シリコン３のみが残る。又、シリコン基板に
掘られた溝のパターンと同一形状のパターンを有する窒
化シリコン膜２ をマスクとして、素子間分離領域フィ
ールドイオン注入４を行い、溝の中に埋めこまれている
多結晶シリコンをｎ型（又はｐ型）の導電型にする。第
２図（ｄ）は素子間分離領域フィールドイオンの活性化
をハロゲンランプ加熱で行い、窒化シリコン膜を除去し
て得る素子分離領域には不純物が高濃度に拡散された多
結晶シリコンが埋め込まれているＭＯ３型半導体装置の
素子間分離フィールドの断面図である。（ｄ）図の５は
素子間分離フィールドイオンシリコン基板に拡散した濃
い不純物の拡散領域である。
以上述べたように本発明によれば、
■多結晶シリコンの不純物拡散係数は単結晶シリコン基
板のより大きく、多結晶シリコンを介して拡散が行われ
るため高濃度の拡散領域５は、見掛は上深さ方向におけ
る拡がりを大きくしそして横方向の拡がりをより小さく
するかとができ、即ち＝６＝ 細い幅でしかも深さの深い不純物拡散領域５を形成する
ことができ、半導体装置を小型化することができる ■素子間分離領域には充填物例えば多結晶シリコンを埋
め込むことにより半導体基板表面の段差を極めて小さく
でき、表面の一層の平坦化ができる■溝の側面に絶縁物
を形成しないため半導体基板に歪みが発生せず結晶欠陥
を殆ど生じさせない■素子間分離領域周辺の半導体基板
中には半導体基板と同一導電型でしかも高濃度の不純物
領域が形成されているので、リーク電流を大幅に減少さ
せることができ、半導体装置の高性能化ができる■ＭＯ
３型半導体装置においては素子間分離領域の効果により
ラッチアップ現象が生じなく、半導体装置の高性能化が
できる という効果を有する。
板のより大きく、多結晶シリコンを介して拡散が行われ
るため高濃度の拡散領域５は、見掛は上深さ方向におけ
る拡がりを大きくしそして横方向の拡がりをより小さく
するかとができ、即ち＝６＝ 細い幅でしかも深さの深い不純物拡散領域５を形成する
ことができ、半導体装置を小型化することができる ■素子間分離領域には充填物例えば多結晶シリコンを埋
め込むことにより半導体基板表面の段差を極めて小さく
でき、表面の一層の平坦化ができる■溝の側面に絶縁物
を形成しないため半導体基板に歪みが発生せず結晶欠陥
を殆ど生じさせない■素子間分離領域周辺の半導体基板
中には半導体基板と同一導電型でしかも高濃度の不純物
領域が形成されているので、リーク電流を大幅に減少さ
せることができ、半導体装置の高性能化ができる■ＭＯ
３型半導体装置においては素子間分離領域の効果により
ラッチアップ現象が生じなく、半導体装置の高性能化が
できる という効果を有する。
また、本発明になる構造が有効な半導体装置はＮＭＯ３
，、ＰＭＯ３，ＣＭＯ３及びＢｉ−ＣＭＯ３等である。
，、ＰＭＯ３，ＣＭＯ３及びＢｉ−ＣＭＯ３等である。
第１図は従来の半導体装置の素子間分離フィールドの断
面図。 ■−−−−〜−−窒化シリコン膜 ２−−−−−−一酸化シリコン膜 ３−−−−−−−素子分離イオン注入領域４−−−−−
−一半導体基板 第２図（ａ）〜（ｄ）は本発明の半導体装置の素子間分
離フィールドを示す代表的製造工程別の断面図。 １−−−−−一半導体基板 ２−−−−−−・窒化シリコン膜 ３−・・−多結晶シリコン ３′−イオン注入された多結晶シリコン４−−−−−−
イオン注入 ５−−−−−−−不純物の拡散領域 以 上 第１図 手続補正書（自発） １、 事件の表示 昭和６２年 ５月 ８日付提出の特詐願（１）２、発明
の名称 半導体装置 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 服 部 −部 ４、代理人 〒１０４ 東京都中央区京橋２丁目６番２１号５、補
正の対称 明細書（倣補正） ６、補正の内容 （１）明細書を別紙の如く全文を補正する。 明細書 ■９発明の名称 半導体装置 ２、特許請求の範囲 （１）第１導電型の半導体基板に形成された溝、前記溝
を有する前記半導体基板の表面及び前記溝の中に形成さ
れた多結晶半導体を用いた半導体装置において、前記半
導体基板に形成された前記溝は、前記溝の表面に被着さ
れた前記多結晶半導体の表面が前記溝以外の部分に形成
された前記多結晶半導体の表面とほぼ平坦になる程度に
細い形状を有することを特徴とする半導体装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はＭＯＳ型等の半導体装置の素子間分離領域の構
造に関する。 〔従来の技術〕 従来の半導体装置の素子間分離の構造として、半導体基
板の選択酸化により形成された埋設酸化物で素子と素子
とを隔てるものがある。第１図はこの構造の代表として
ＭＯ３型半導体装置における最も簡単な素子間分離構造
の断面を示したもので、窒化シリコン膜１をマスクにフ
ィールドイオン注入後、熱酸化により１μｍ程度の厚い
酸化シリコン膜２が選択的に形成されたものである。３
の領域は素子分離フィールドイオン注入領域である。ま
た最近、半導体基板に溝を堀り素子を分離する構造が特
開昭５３−１２４０８７ 、５３−１４７４８１等に開
示されている。。 〔発明が解決しようとする問題点〕 しかし、第１図に示した従来技術の埋設酸化物による素
子分離法は、半導体基板を耐酸化物でマスクして選択熱
酸化を行う時、酸化が半導体基板の深さ方向のほかに横
方向にも拡がり、このため酸化膜は窒化シリコン膜２の
下に成長し入り込み、窒化シリコン膜を押上げて耐酸化
マスクパターンの寸法精度を悪くするとともに、表面の
凹凸を増大させる。このため、半導体装置の多層配線及
び小型化の隘路の一つとなっている。更に、半導、体基
板を選択熱酸化すると、酸化シリコンはシリコンより体
積が大きいので、半導体基板の中に歪みが生じシリコン
単結晶の結晶欠陥を引き起こすとともに、選択的に熱酸
化された部分は熱酸化されない部分より厚くなり半導体
基板表面に段差が生じる等の欠点がある。このように埋
設酸化物による素子間分離法は半導体基板表面の凹凸化
、結晶欠陥の増大化、小型化の困難さ及び信頼性の低下
等という問題点を有する。一方、特開昭５３−１２４０
８７は素子分離のために形成された溝の幅が広いため、
多結晶シリコンを埋め込んでも、溝に埋め込まれた多結
晶シリコンの表面は溝以外に形成された多結晶シリコン
の表面と比較し凹みとなり、溝に埋め込まれた多結晶シ
リコンの表面と溝以外に形成された多結晶シリコンの表
面とが平坦にならない。そして、溝の中に埋め込ま、れ
た多結晶半導体領域と半導体基板とが接する領域でＰＮ
接合することが特徴であり、バイポーラ型半導体装置に
有効であるがＭＯ３型半導体装置には適用できない。又
、特開昭５３−１４７４８１も素子分離のために形成さ
れた溝の幅が広いため、多結晶シリコンを埋め込んでも
、溝に埋め込まれた多結晶シリコンの表面は溝以外に形
成された多結晶シリコンの表面と比較し凹みとなり、溝
に埋め込まれた多結晶シリコンの表面と溝以外に形成さ
れた多結晶シリコンの表面とが平坦にならない。そして
、溝の側面領域に絶縁物を形成したことを特徴とするが
、絶縁物の形成に帰因する結晶欠陥の多発をまねくとと
もに、酸化及びエツチングの工程の追加が不可欠であり
製造コストが高くなる欠点もある。 そこで本発明はこのような問題点を解決するもので、第
一の目的は半導体基板表面が一層平坦化されたＭＯ３型
半導体装置を提供するところにあり、他の目的は、結晶
欠陥の減少、一層の小型化及び高僧転性化のなされたＭ
Ｏ３型半導体装置を提供するところにある。 〔問題点を解決するための手段〕 本発明の半導体装置は、第１導電型の半導体基板に形成
された溝、前記溝を有する前記半導体基板の表面及び前
記溝の中に形成された多結晶半導体を用いた半導体装置
において、前記半導体基板に形成された前記溝は、前記
溝の表面に被着された前記多結晶半導体の表面が前記溝
以外の部分に形成された前記多結晶半導体の表面とほぼ
平坦になる程度に細い形状を有することを特徴とする。 〔実施例〕 第２図は本発明の代表的な実施例における半導体装置の
製造工程別の断面図である。第２図（ｄ）は素子間領域
に充填物例えば多結晶シリコンを埋め込んだ場合の素子
間分離フィールドの断面を示すものである。ここで本発
明になる半導体装置の構造を製造工程順に説明する。第
２図（ａ）はｎ型シリコン基板（又はｐ型シリコン基板
）１を部分的に異方性エツチング例えばイオンビーム・
エツチングして細い溝を形成した状態を示す。イオンビ
ーム・エッチンングは方向性を持った反応性イオンと半
導体基板との反応によりスパッタ・エツチングが可能と
なり、アンダーカット現象が生じないので、１μｍ程度
の幅を持つ細くしかも深い溝の形成ができる。第２図（
ｂ）はＣＶＤ法により多結晶シリコン３を半導体基板表
面に被着することによりシリコン基板に掘られた細い溝
を多結晶シリコンで埋めつくした状態を示している。 ＣＶＤ法は１μｍ程度の細い溝を多結晶シリコンで埋め
つくし、そして半導体基板上に被着さた多結晶シリコン
の表面は、図から判るように前記溝の上においても凹み
がほとんどがなくほぼ平坦になる。第２図（Ｃ）はシリ
コン基板表面の多結晶シリコンがエツチングにより除去
され、シリコン基板に形成された溝の中に埋めこまれて
いる多結晶シリコン３のみが残る。又、シリコン基板に
掘られた溝のパターンと同一形状のパターンを有する窒
化シリコン膜２ をマスクとして、素子量分 −熱領域
フイールドイオン注入４を行い、溝の中に埋めこまれて
いる多結晶シリコンをｎ型（又はｐ型）の導電型にする
。第２図（ｄ）は素子間分離領域フィールドイオンの活
性化をハロゲンランプ加熱で行い、窒化シリコン膜を除
去して得る素子分離領域には不純物が高濃度に拡散され
た多結晶シリコンが埋め込まれているＭＯ３型半導体装
置の素子間分離フィールドの断面図である。（ｄ）図の
５は素子間分離フィールドイオンシリコン基板に拡散し
た濃い不純物の拡散領域である。 〔発明の効果〕 以上述べたように本発明によれば、 ■１μｍ程度の細い幅の素子分離溝を異方性エツチング
で形成し、素子分離溝に充填物例えば多結晶シリコンを
埋め込むことにより、半導体基板表面の段差を極めて小
さくでき、表面の一層の平坦化ができるので、半導体集
積回路の多層配線、配線の断線率の低下及び微細化等が
できる。 ■溝の側面に絶縁物を形成しないため半導体基板に歪み
が発生せず結晶欠陥を殆ど生じさせない■素子間分離領
域周辺の半導体基板中には半導体基板と同一導電型でし
かも高濃度の不純物領域が形成されているので、リーク
電流を大幅に減少させることができ、半導体装置の高性
能化ができる■ＭＯ３型半導体装置においては素子間分
離領域の効果によりラッチアップ現象が生じなく、半導
体装置の高性能化ができる ■多結晶シリコンの不純物波Ｉ枚係数は単結晶シリコン
基板のより大きく、多結晶シリコンを介して拡散が行わ
れるため高濃度の拡散領域５は、見掛は上深さ方向にお
Ｌ−する拡がりを大きくしそして横方向の拡がりをより
小さくするかとができ、即ち細い幅でしかも深さの深い
不純物拡散領域５を形成することができ、半導体装置を
小型化することができる という効果を有する。 また、本発明になる構造が有効な半導体装置はＮＭＯ３
，ＰＭＯ３，、ＣＭＯ３及びＢｉ−ＣＭＯ３等である。 ４、図面の簡単な説明 第１図は従来の゛１′−導体装置の素子間分離フィール
ドの断面図。 １−−一窒化シリコン膜 ２−−−−酸化シリコン膜 ３−−一一−素子分離イオン注入領域 −８＝ ４−−−−−−一半導体基板 第２図（ａ）〜（ｄ）は本発明の半導体装置の素子間分
離フィールドを示す代表的製造工程別の断面図。 １−・−−−−−一半導体基板 ２−・・−窒化シリコン膜 ３・−・−多結晶シリコン ３”−・・−イオン注入された多結晶シリコン４−−−
−−−−イオン注入 ５−・−−−ｍ−不純物の拡散領域 以 上
面図。 ■−−−−〜−−窒化シリコン膜 ２−−−−−−一酸化シリコン膜 ３−−−−−−−素子分離イオン注入領域４−−−−−
−一半導体基板 第２図（ａ）〜（ｄ）は本発明の半導体装置の素子間分
離フィールドを示す代表的製造工程別の断面図。 １−−−−−一半導体基板 ２−−−−−−・窒化シリコン膜 ３−・・−多結晶シリコン ３′−イオン注入された多結晶シリコン４−−−−−−
イオン注入 ５−−−−−−−不純物の拡散領域 以 上 第１図 手続補正書（自発） １、 事件の表示 昭和６２年 ５月 ８日付提出の特詐願（１）２、発明
の名称 半導体装置 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 服 部 −部 ４、代理人 〒１０４ 東京都中央区京橋２丁目６番２１号５、補
正の対称 明細書（倣補正） ６、補正の内容 （１）明細書を別紙の如く全文を補正する。 明細書 ■９発明の名称 半導体装置 ２、特許請求の範囲 （１）第１導電型の半導体基板に形成された溝、前記溝
を有する前記半導体基板の表面及び前記溝の中に形成さ
れた多結晶半導体を用いた半導体装置において、前記半
導体基板に形成された前記溝は、前記溝の表面に被着さ
れた前記多結晶半導体の表面が前記溝以外の部分に形成
された前記多結晶半導体の表面とほぼ平坦になる程度に
細い形状を有することを特徴とする半導体装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はＭＯＳ型等の半導体装置の素子間分離領域の構
造に関する。 〔従来の技術〕 従来の半導体装置の素子間分離の構造として、半導体基
板の選択酸化により形成された埋設酸化物で素子と素子
とを隔てるものがある。第１図はこの構造の代表として
ＭＯ３型半導体装置における最も簡単な素子間分離構造
の断面を示したもので、窒化シリコン膜１をマスクにフ
ィールドイオン注入後、熱酸化により１μｍ程度の厚い
酸化シリコン膜２が選択的に形成されたものである。３
の領域は素子分離フィールドイオン注入領域である。ま
た最近、半導体基板に溝を堀り素子を分離する構造が特
開昭５３−１２４０８７ 、５３−１４７４８１等に開
示されている。。 〔発明が解決しようとする問題点〕 しかし、第１図に示した従来技術の埋設酸化物による素
子分離法は、半導体基板を耐酸化物でマスクして選択熱
酸化を行う時、酸化が半導体基板の深さ方向のほかに横
方向にも拡がり、このため酸化膜は窒化シリコン膜２の
下に成長し入り込み、窒化シリコン膜を押上げて耐酸化
マスクパターンの寸法精度を悪くするとともに、表面の
凹凸を増大させる。このため、半導体装置の多層配線及
び小型化の隘路の一つとなっている。更に、半導、体基
板を選択熱酸化すると、酸化シリコンはシリコンより体
積が大きいので、半導体基板の中に歪みが生じシリコン
単結晶の結晶欠陥を引き起こすとともに、選択的に熱酸
化された部分は熱酸化されない部分より厚くなり半導体
基板表面に段差が生じる等の欠点がある。このように埋
設酸化物による素子間分離法は半導体基板表面の凹凸化
、結晶欠陥の増大化、小型化の困難さ及び信頼性の低下
等という問題点を有する。一方、特開昭５３−１２４０
８７は素子分離のために形成された溝の幅が広いため、
多結晶シリコンを埋め込んでも、溝に埋め込まれた多結
晶シリコンの表面は溝以外に形成された多結晶シリコン
の表面と比較し凹みとなり、溝に埋め込まれた多結晶シ
リコンの表面と溝以外に形成された多結晶シリコンの表
面とが平坦にならない。そして、溝の中に埋め込ま、れ
た多結晶半導体領域と半導体基板とが接する領域でＰＮ
接合することが特徴であり、バイポーラ型半導体装置に
有効であるがＭＯ３型半導体装置には適用できない。又
、特開昭５３−１４７４８１も素子分離のために形成さ
れた溝の幅が広いため、多結晶シリコンを埋め込んでも
、溝に埋め込まれた多結晶シリコンの表面は溝以外に形
成された多結晶シリコンの表面と比較し凹みとなり、溝
に埋め込まれた多結晶シリコンの表面と溝以外に形成さ
れた多結晶シリコンの表面とが平坦にならない。そして
、溝の側面領域に絶縁物を形成したことを特徴とするが
、絶縁物の形成に帰因する結晶欠陥の多発をまねくとと
もに、酸化及びエツチングの工程の追加が不可欠であり
製造コストが高くなる欠点もある。 そこで本発明はこのような問題点を解決するもので、第
一の目的は半導体基板表面が一層平坦化されたＭＯ３型
半導体装置を提供するところにあり、他の目的は、結晶
欠陥の減少、一層の小型化及び高僧転性化のなされたＭ
Ｏ３型半導体装置を提供するところにある。 〔問題点を解決するための手段〕 本発明の半導体装置は、第１導電型の半導体基板に形成
された溝、前記溝を有する前記半導体基板の表面及び前
記溝の中に形成された多結晶半導体を用いた半導体装置
において、前記半導体基板に形成された前記溝は、前記
溝の表面に被着された前記多結晶半導体の表面が前記溝
以外の部分に形成された前記多結晶半導体の表面とほぼ
平坦になる程度に細い形状を有することを特徴とする。 〔実施例〕 第２図は本発明の代表的な実施例における半導体装置の
製造工程別の断面図である。第２図（ｄ）は素子間領域
に充填物例えば多結晶シリコンを埋め込んだ場合の素子
間分離フィールドの断面を示すものである。ここで本発
明になる半導体装置の構造を製造工程順に説明する。第
２図（ａ）はｎ型シリコン基板（又はｐ型シリコン基板
）１を部分的に異方性エツチング例えばイオンビーム・
エツチングして細い溝を形成した状態を示す。イオンビ
ーム・エッチンングは方向性を持った反応性イオンと半
導体基板との反応によりスパッタ・エツチングが可能と
なり、アンダーカット現象が生じないので、１μｍ程度
の幅を持つ細くしかも深い溝の形成ができる。第２図（
ｂ）はＣＶＤ法により多結晶シリコン３を半導体基板表
面に被着することによりシリコン基板に掘られた細い溝
を多結晶シリコンで埋めつくした状態を示している。 ＣＶＤ法は１μｍ程度の細い溝を多結晶シリコンで埋め
つくし、そして半導体基板上に被着さた多結晶シリコン
の表面は、図から判るように前記溝の上においても凹み
がほとんどがなくほぼ平坦になる。第２図（Ｃ）はシリ
コン基板表面の多結晶シリコンがエツチングにより除去
され、シリコン基板に形成された溝の中に埋めこまれて
いる多結晶シリコン３のみが残る。又、シリコン基板に
掘られた溝のパターンと同一形状のパターンを有する窒
化シリコン膜２ をマスクとして、素子量分 −熱領域
フイールドイオン注入４を行い、溝の中に埋めこまれて
いる多結晶シリコンをｎ型（又はｐ型）の導電型にする
。第２図（ｄ）は素子間分離領域フィールドイオンの活
性化をハロゲンランプ加熱で行い、窒化シリコン膜を除
去して得る素子分離領域には不純物が高濃度に拡散され
た多結晶シリコンが埋め込まれているＭＯ３型半導体装
置の素子間分離フィールドの断面図である。（ｄ）図の
５は素子間分離フィールドイオンシリコン基板に拡散し
た濃い不純物の拡散領域である。 〔発明の効果〕 以上述べたように本発明によれば、 ■１μｍ程度の細い幅の素子分離溝を異方性エツチング
で形成し、素子分離溝に充填物例えば多結晶シリコンを
埋め込むことにより、半導体基板表面の段差を極めて小
さくでき、表面の一層の平坦化ができるので、半導体集
積回路の多層配線、配線の断線率の低下及び微細化等が
できる。 ■溝の側面に絶縁物を形成しないため半導体基板に歪み
が発生せず結晶欠陥を殆ど生じさせない■素子間分離領
域周辺の半導体基板中には半導体基板と同一導電型でし
かも高濃度の不純物領域が形成されているので、リーク
電流を大幅に減少させることができ、半導体装置の高性
能化ができる■ＭＯ３型半導体装置においては素子間分
離領域の効果によりラッチアップ現象が生じなく、半導
体装置の高性能化ができる ■多結晶シリコンの不純物波Ｉ枚係数は単結晶シリコン
基板のより大きく、多結晶シリコンを介して拡散が行わ
れるため高濃度の拡散領域５は、見掛は上深さ方向にお
Ｌ−する拡がりを大きくしそして横方向の拡がりをより
小さくするかとができ、即ち細い幅でしかも深さの深い
不純物拡散領域５を形成することができ、半導体装置を
小型化することができる という効果を有する。 また、本発明になる構造が有効な半導体装置はＮＭＯ３
，ＰＭＯ３，、ＣＭＯ３及びＢｉ−ＣＭＯ３等である。 ４、図面の簡単な説明 第１図は従来の゛１′−導体装置の素子間分離フィール
ドの断面図。 １−−一窒化シリコン膜 ２−−−−酸化シリコン膜 ３−−一一−素子分離イオン注入領域 −８＝ ４−−−−−−一半導体基板 第２図（ａ）〜（ｄ）は本発明の半導体装置の素子間分
離フィールドを示す代表的製造工程別の断面図。 １−・−−−−−一半導体基板 ２−・・−窒化シリコン膜 ３・−・−多結晶シリコン ３”−・・−イオン注入された多結晶シリコン４−−−
−−−−イオン注入 ５−・−−−ｍ−不純物の拡散領域 以 上
Claims (1)
- （１）第１導電型の半導体基板に形成された溝、前記溝
を有する前記半導体基板の表面及び前記溝の中に形成さ
れた多結晶半導体を用いた半導体装置において、前記半
導体基板に形成された前記溝は、前記溝の表面に被着さ
れた前記多結晶半導体の表面が前記溝以外の部分に形成
された前記多結晶半導体の表面とほぼ平坦になる程度に
細い形状を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11293387A JPS62295435A (ja) | 1987-05-08 | 1987-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11293387A JPS62295435A (ja) | 1987-05-08 | 1987-05-08 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9860381A Division JPS58149A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62295435A true JPS62295435A (ja) | 1987-12-22 |
Family
ID=14599123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11293387A Pending JPS62295435A (ja) | 1987-05-08 | 1987-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62295435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049582A (ja) * | 2003-04-16 | 2011-03-10 | Fuji Electric Systems Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124087A (en) * | 1977-04-05 | 1978-10-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1987
- 1987-05-08 JP JP11293387A patent/JPS62295435A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124087A (en) * | 1977-04-05 | 1978-10-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011049582A (ja) * | 2003-04-16 | 2011-03-10 | Fuji Electric Systems Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| JPH10294463A (ja) | トレンチｄｍｏｓ及びその製造方法 | |
| JP2745970B2 (ja) | 半導体装置の製造方法 | |
| JPS5992548A (ja) | 半導体装置及びその製造方法 | |
| JPH02277253A (ja) | 半導体装置の製造方法 | |
| JP3173430B2 (ja) | 半導体装置の製造方法 | |
| JPS62295435A (ja) | 半導体装置 | |
| JPS59232437A (ja) | 半導体装置の製造方法 | |
| JPS60106142A (ja) | 半導体素子の製造方法 | |
| JP3143993B2 (ja) | 半導体装置の製造方法 | |
| KR19980027682A (ko) | 반도체 기판 및 그 제조 방법 | |
| JPS62295436A (ja) | 半導体装置の製造方法 | |
| JPS60208843A (ja) | 半導体装置の製造方法 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JP2600299B2 (ja) | 半導体装置の製造方法 | |
| KR970009273B1 (ko) | 반도체소자의 필드산화막 제조방법 | |
| JPS63177439A (ja) | 半導体装置 | |
| JPS59178773A (ja) | 半導体装置の製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JPS62254444A (ja) | 半導体装置の製造方法 | |
| JPS621243A (ja) | 半導体装置の製造方法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JPH04102356A (ja) | 半導体集積回路及びその製造方法 | |
| JPS60189235A (ja) | 半導体装置の製造方法 | |
| JPH0429354A (ja) | 半導体集積回路装置の製造方法 |