JPS62291162A - 混成集積回路 - Google Patents
混成集積回路Info
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- JPS62291162A JPS62291162A JP61136694A JP13669486A JPS62291162A JP S62291162 A JPS62291162 A JP S62291162A JP 61136694 A JP61136694 A JP 61136694A JP 13669486 A JP13669486 A JP 13669486A JP S62291162 A JPS62291162 A JP S62291162A
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- resistor
- resistor pattern
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- Pending
Links
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Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
１産業上の利用分野〕
本発明は混成集積回路に関し、特に絶縁基板又は絶縁膜
を形成した導電性基板上に抵抗やコンデンサーなどの受
動素子を膜技術で形成し、更にＩＣ等の能動素子を前記
基板上に取付け、各素子間を導体配線で相互接続を行っ
て形成する混成集積回路に関する。
を形成した導電性基板上に抵抗やコンデンサーなどの受
動素子を膜技術で形成し、更にＩＣ等の能動素子を前記
基板上に取付け、各素子間を導体配線で相互接続を行っ
て形成する混成集積回路に関する。
［従来の技術〕
第３図（ａ）、（ｂ）は、従来の混成集積回路の代表的
な薄膜抵抗回路の基本ｔ１４造を示す平面図およびＡ−
Ａ′線における断面図である。第３図（ａ）、（ｂ）に
示すように、一般的に薄膜抵抗回路は、外部接続端子１
抵抗体パターン２およびそれらを結ぶ配線導体３により
形成されており、抵抗値の高精度化はレーザトリミング
法により所定の場所４を抵抗値を測定しなから切除する
方法で行なわれている。
な薄膜抵抗回路の基本ｔ１４造を示す平面図およびＡ−
Ａ′線における断面図である。第３図（ａ）、（ｂ）に
示すように、一般的に薄膜抵抗回路は、外部接続端子１
抵抗体パターン２およびそれらを結ぶ配線導体３により
形成されており、抵抗値の高精度化はレーザトリミング
法により所定の場所４を抵抗値を測定しなから切除する
方法で行なわれている。
１発明が解決しようとする問題点１
ところで、薄膜抵抗回路も、微細化の要求が高まり、よ
り小さな面積内に回路パターンを配置する様になった。
り小さな面積内に回路パターンを配置する様になった。
抵抗体、配線導体、外部端子−の３要素の中で外部端子
の微少化は難しく、その占める面積比も回路の微細化に
伴ない増加する。
の微少化は難しく、その占める面積比も回路の微細化に
伴ない増加する。
反面、抵抗体と配線導体の占有面積は小さくなる一方で
ある。一般に、抵抗体の耐電力、精度。
ある。一般に、抵抗体の耐電力、精度。
経年変化等は、抵抗体の面積が小さくなると安定度が低
下する傾向にある。また導体の配線抵抗も増加するとい
う問題がある。
下する傾向にある。また導体の配線抵抗も増加するとい
う問題がある。
本発明の目的は、回路が微細化され限られたチップサイ
ズにおいても、抵抗体パターンの面積を充分広くとるこ
とが可能であり、かつ微調整も行なうことができ、耐電
力、精度、経年変化の安定度の向上した抵抗体パターン
を有する混成集積回路を提供することにある。
ズにおいても、抵抗体パターンの面積を充分広くとるこ
とが可能であり、かつ微調整も行なうことができ、耐電
力、精度、経年変化の安定度の向上した抵抗体パターン
を有する混成集積回路を提供することにある。
本発明の混成集積回路は、絶縁基板又は表面に絶縁膜を
形成した導電性基板−Ｆに抵抗体パターンを有する混成
集積回路において、前記抵抗体パターンを被う絶縁層と
、該絶縁層上に形成された上層導体パターンと、該上層
導体パターンと前記抵抗体パターン上に部分的に形成さ
れた下層導体パターンとを接続するなめに前記絶縁層に
設けろれたスルーホールと５前記抵抗体パターンの抵抗
値調節部のト、の前記絶縁層に設けられたスルーボール
とを有している０、 １実施例］ 次に、本発明の実施例について図面を参照して説明する
。第１図（ａ＞、（ｂ）は本発明の一実施例の平面図で
あり、第１図（ａ ＞は積層前、第１図（ｂ）は積層後
の平面図である。また第２図（ａ）〜（ｄ）は本発明の
一実施例並びにその製造方法を説明するために工程順に
示した第１図に））のＢ−Ｂ’線における断面図である
。
形成した導電性基板−Ｆに抵抗体パターンを有する混成
集積回路において、前記抵抗体パターンを被う絶縁層と
、該絶縁層上に形成された上層導体パターンと、該上層
導体パターンと前記抵抗体パターン上に部分的に形成さ
れた下層導体パターンとを接続するなめに前記絶縁層に
設けろれたスルーホールと５前記抵抗体パターンの抵抗
値調節部のト、の前記絶縁層に設けられたスルーボール
とを有している０、 １実施例］ 次に、本発明の実施例について図面を参照して説明する
。第１図（ａ＞、（ｂ）は本発明の一実施例の平面図で
あり、第１図（ａ ＞は積層前、第１図（ｂ）は積層後
の平面図である。また第２図（ａ）〜（ｄ）は本発明の
一実施例並びにその製造方法を説明するために工程順に
示した第１図に））のＢ−Ｂ’線における断面図である
。
まず、第２図（ａ）に示すように、シリコン基板１０上
に熱酸化により絶縁層として５ｉ０２膜１１を形成し、
次いで抵抗体層として抵抗体膜（Ｔａ２Ｎ）１３を３０
００人形成し、次いで下層導体用アルミニウム膜１４を
３０００人をマグネトロンスパッタ法で連続成膜する。
に熱酸化により絶縁層として５ｉ０２膜１１を形成し、
次いで抵抗体層として抵抗体膜（Ｔａ２Ｎ）１３を３０
００人形成し、次いで下層導体用アルミニウム膜１４を
３０００人をマグネトロンスパッタ法で連続成膜する。
次に、第２図（ｂ）に示すように、成膜した基板を公知
のフォｌ−レジスＩ〜技術を用いて膜回路をパターン形
成する。最初にリン酸系エッチ〉・ダ液でアルミニウム
膜を、フッ酸系のエツチング液でＴａ２Ｎ膜を連続的に
エツチングして抵抗体パターン１５を形成する。次に、
前記ホトレジストを剥離した後に同様にホトレジスト法
により、下層導体パターン１６を残す。次に、抵抗体安
定化の為の熱処理（２５０℃、５時間）を行なう。
のフォｌ−レジスＩ〜技術を用いて膜回路をパターン形
成する。最初にリン酸系エッチ〉・ダ液でアルミニウム
膜を、フッ酸系のエツチング液でＴａ２Ｎ膜を連続的に
エツチングして抵抗体パターン１５を形成する。次に、
前記ホトレジストを剥離した後に同様にホトレジスト法
により、下層導体パターン１６を残す。次に、抵抗体安
定化の為の熱処理（２５０℃、５時間）を行なう。
次に、第２図（Ｃ）に示すように、スピン・オン法でポ
リイミド１７を塗布して、１５０℃でキュアーを行ない
、レジスト１８を塗布して下層導体１６と上層導体を接
続する部分１９及び抵抗体調整部２０のポリイミドの除
去を通常のフォトエツチング法で行なう。
リイミド１７を塗布して、１５０℃でキュアーを行ない
、レジスト１８を塗布して下層導体１６と上層導体を接
続する部分１９及び抵抗体調整部２０のポリイミドの除
去を通常のフォトエツチング法で行なう。
次に、第２図（ｄ）に示すように、リン酸でアルミニウ
ム膜面の前処理を行った後、−Ｊ一層導体用アルムニウ
ムをマグネトロンスパッタ法で５０００人成膜し、抵抗
体パターン間の接続用の導体パターン及び外部接続用の
パターン２１を通常のフォトレジスト法で形成する。そ
の後３５０℃Ｎ２雰囲気中でポリイミドのフルキュアー
を行なう。
ム膜面の前処理を行った後、−Ｊ一層導体用アルムニウ
ムをマグネトロンスパッタ法で５０００人成膜し、抵抗
体パターン間の接続用の導体パターン及び外部接続用の
パターン２１を通常のフォトレジスト法で形成する。そ
の後３５０℃Ｎ２雰囲気中でポリイミドのフルキュアー
を行なう。
次に、抵抗体調整部をレーザトリミング法で切削して抵
抗値を微調整する。このようにして作製された第１図（
ａ）、ｌｂ）に示す抵抗回路チップはリードフレーム」
二に銀ペーストを使ってマウントする。さらに、リード
フレームと抵抗回路素子とをボンディングで接続し、ト
ランスファーモールド樹脂で封止すれば、ＳＩＰ又はＤ
ＩＰ型の抵抗回路素子が完成する。
抗値を微調整する。このようにして作製された第１図（
ａ）、ｌｂ）に示す抵抗回路チップはリードフレーム」
二に銀ペーストを使ってマウントする。さらに、リード
フレームと抵抗回路素子とをボンディングで接続し、ト
ランスファーモールド樹脂で封止すれば、ＳＩＰ又はＤ
ＩＰ型の抵抗回路素子が完成する。
以上説明したように本発明は、多層構造として、外部接
続用端子及び抵抗体パターン間導体配線の一部又は全て
を抵抗体パターンを被う絶縁層上に形成する事により抵
抗体パターンの面積を単層型の構成と比べて充分広く取
る事が可能となった。また、絶縁層に抵抗値調整部のト
リミング用スルーホールを設ける事により微調整も行な
う事ができるという効果が得られる。
続用端子及び抵抗体パターン間導体配線の一部又は全て
を抵抗体パターンを被う絶縁層上に形成する事により抵
抗体パターンの面積を単層型の構成と比べて充分広く取
る事が可能となった。また、絶縁層に抵抗値調整部のト
リミング用スルーホールを設ける事により微調整も行な
う事ができるという効果が得られる。
第１図（ａ）、（１））は本発明の一実施例の平面図で
第１図（ａ）は積層前第１図（１））は積層後の平面図
、第２図（ａ）〜（ｄ）は本発明の−・実施例の構造並
びに製造方法を説明するために工程順に示したペレット
の第１図Ｂ−Ｂ′線断面図、第３図（ａ＞、（ｂ）は従
来の混成集積回路の一例の平面図およびＢ−Ｂ′線断面
図である。 １・・・外部接続端子、２・・・抵抗体パターン、３・
・・配線導体、４・・レーザトリミング場所、１０・・
・シリコン基板、１１−・・５ｉ０２膜、１３・・・抵
抗体膜（Ｔａ２Ｎ）、１４・・・下層導体用アルミニウ
ム膜、１５・・・抵抗体パターン、１６・・・下層導体
パターン、］７・・・ポリイミド、１８・・・レジスト
、１つ・・・層間接続部、２０・・・抵抗体調整部、２
】・・・外部接続用パターン。
第１図（ａ）は積層前第１図（１））は積層後の平面図
、第２図（ａ）〜（ｄ）は本発明の−・実施例の構造並
びに製造方法を説明するために工程順に示したペレット
の第１図Ｂ−Ｂ′線断面図、第３図（ａ＞、（ｂ）は従
来の混成集積回路の一例の平面図およびＢ−Ｂ′線断面
図である。 １・・・外部接続端子、２・・・抵抗体パターン、３・
・・配線導体、４・・レーザトリミング場所、１０・・
・シリコン基板、１１−・・５ｉ０２膜、１３・・・抵
抗体膜（Ｔａ２Ｎ）、１４・・・下層導体用アルミニウ
ム膜、１５・・・抵抗体パターン、１６・・・下層導体
パターン、］７・・・ポリイミド、１８・・・レジスト
、１つ・・・層間接続部、２０・・・抵抗体調整部、２
】・・・外部接続用パターン。
Claims (1)
- 絶縁基板又は表面に絶縁膜を形成した導電性基板上に
抵抗体パターンを有する混成集積回路において、前記抵
抗体パターンを被う絶縁層と、該絶縁層上に形成された
上層導体パターンと、該上層導体パターンと前記抵抗体
パターン上に部分的に形成された下層導体パターンとを
接続するために前記絶縁層に設けられたスルーホールと
、前記抵抗体パターンの抵抗値調節部の上の前記絶縁層
に設けられたスルーホールとを有することを特徴とする
混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136694A JPS62291162A (ja) | 1986-06-11 | 1986-06-11 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136694A JPS62291162A (ja) | 1986-06-11 | 1986-06-11 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291162A true JPS62291162A (ja) | 1987-12-17 |
Family
ID=15181287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136694A Pending JPS62291162A (ja) | 1986-06-11 | 1986-06-11 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309695A (ja) * | 1989-05-24 | 1990-12-25 | Murata Mfg Co Ltd | 多層回路基板 |
-
1986
- 1986-06-11 JP JP61136694A patent/JPS62291162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309695A (ja) * | 1989-05-24 | 1990-12-25 | Murata Mfg Co Ltd | 多層回路基板 |
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