JPS62265750A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPS62265750A JPS62265750A JP10982486A JP10982486A JPS62265750A JP S62265750 A JPS62265750 A JP S62265750A JP 10982486 A JP10982486 A JP 10982486A JP 10982486 A JP10982486 A JP 10982486A JP S62265750 A JPS62265750 A JP S62265750A
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Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路装置に関し、特に基板上で（ロ）
路素子間を導体配線で相互接続するコンパクト形の混成
集積回路に関する。
路素子間を導体配線で相互接続するコンパクト形の混成
集積回路に関する。
従来、混成集積回路装置の薄膜抵抗回路は、通常、基板
端部に配設された複数個の外部接続端子と基板中央部に
配される抵抗体パターン群とこれら相互間をそれぞれ結
ぶ配線導体群とで形成され、抵抗体パターンはレーザ元
によってそれぞれ所定抵抗値にトリミングされる。
端部に配設された複数個の外部接続端子と基板中央部に
配される抵抗体パターン群とこれら相互間をそれぞれ結
ぶ配線導体群とで形成され、抵抗体パターンはレーザ元
によってそれぞれ所定抵抗値にトリミングされる。
ところで、簿膜抵抗回路も混成集積回路装置の高集積化
に伴ない微細化の要求が高まり、よシ小さな面積内に抵
抗回路パターンを配置する必要が生じている。これら抵
抗体、配線導体および外部端子のうちで外部端子の微少
化は限度があるのでその基板上に占める面積比は回路の
微細化にともなって増力口して行き抵抗体および配線導
体の占有面積は逆に小さくなる一方の傾向を示す。一般
に、抵抗体の耐電力容量、抵抗値精度および経年変化等
の諸量はその面積の大きさが小さくなって行くと低下す
る傾向ｔ７Ｊ＜丁ので信頼性の沫直上問題？生じるよう
になり、また−万の導体の微細化は配線抵抗を増加せし
めるという問題点を生じる。従って、これらの問題点を
解決しない限９薄膜抵抗回路のｔａ細化は全く達成でさ
ない。
に伴ない微細化の要求が高まり、よシ小さな面積内に抵
抗回路パターンを配置する必要が生じている。これら抵
抗体、配線導体および外部端子のうちで外部端子の微少
化は限度があるのでその基板上に占める面積比は回路の
微細化にともなって増力口して行き抵抗体および配線導
体の占有面積は逆に小さくなる一方の傾向を示す。一般
に、抵抗体の耐電力容量、抵抗値精度および経年変化等
の諸量はその面積の大きさが小さくなって行くと低下す
る傾向ｔ７Ｊ＜丁ので信頼性の沫直上問題？生じるよう
になり、また−万の導体の微細化は配線抵抗を増加せし
めるという問題点を生じる。従って、これらの問題点を
解決しない限９薄膜抵抗回路のｔａ細化は全く達成でさ
ない。
本発明の目的は、上記の情況に鑑み、限ら７’した大き
さの基板阿に抵抗体の耐電力容量、抵抗値稍【および経
年変化等の安定性に何等の文庫を与えることなく高密度
に形成し得る薄膜抵抗回路構造を備えた混成実績回路ｇ
、置を提供することである。
さの基板阿に抵抗体の耐電力容量、抵抗値稍【および経
年変化等の安定性に何等の文庫を与えることなく高密度
に形成し得る薄膜抵抗回路構造を備えた混成実績回路ｇ
、置を提供することである。
本発明の混成集積回路装置は回路素子′Ｍ、置用置板基
板前記回路索子載置用基板上に形成される下層導体パタ
ーンと、前記下層導体パターン上を被覆する可快性絶憾
樹脂膜と、前記呵屍性絶縁樹脂模上に前記下層導体パタ
ーンと少なくとも抵抗値調整用切削パターンが重らない
ように形成される抵抗体パターンと、前記ｏＴ撓注性絶
縁樹脂膜設けられスルー・ホールを介し前記下層導体パ
ターンおよび抵抗体パターンとそｎぞれ回路接続される
上層導体パターンとからなる薄膜抵抗回路を備えること
を含む。
板前記回路索子載置用基板上に形成される下層導体パタ
ーンと、前記下層導体パターン上を被覆する可快性絶憾
樹脂膜と、前記呵屍性絶縁樹脂模上に前記下層導体パタ
ーンと少なくとも抵抗値調整用切削パターンが重らない
ように形成される抵抗体パターンと、前記ｏＴ撓注性絶
縁樹脂膜設けられスルー・ホールを介し前記下層導体パ
ターンおよび抵抗体パターンとそｎぞれ回路接続される
上層導体パターンとからなる薄膜抵抗回路を備えること
を含む。
（’Ａ力例〕
以下図面を参照して本発明の詳細な説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
薄膜抵抗（ロ）路の平面図およびそのＡ−Ａ’断面図で
ある。本実施例によれば、本発明にかかる薄膜抵抗回路
はンリコン基板ｌと、下層導体パターン２および３と、
上層得体パターン４および５と上層および下層の；？！
ｒ４体パターンをそれぞれ接続するスルー・ホール６お
よび７と下層導体パターン２および３とそれぞれ重なら
ないように配された抵抗パターン８とを冨む。ここで、
９はレーザ元によって形成てれた抵抗値調整月切８１」
パターン、１０は二酸化シリコン（Ｓ ｉ ０２）絶縁
膜、１１はポリイミド系樹脂膜である。
薄膜抵抗（ロ）路の平面図およびそのＡ−Ａ’断面図で
ある。本実施例によれば、本発明にかかる薄膜抵抗回路
はンリコン基板ｌと、下層導体パターン２および３と、
上層得体パターン４および５と上層および下層の；？！
ｒ４体パターンをそれぞれ接続するスルー・ホール６お
よび７と下層導体パターン２および３とそれぞれ重なら
ないように配された抵抗パターン８とを冨む。ここで、
９はレーザ元によって形成てれた抵抗値調整月切８１」
パターン、１０は二酸化シリコン（Ｓ ｉ ０２）絶縁
膜、１１はポリイミド系樹脂膜である。
このように、下層導体パターン２および３の何れとも重
ならないようポリイミド系樹脂膜１１上に抵抗体パター
ン８を設けることによって、抵抗値調整用切削パターン
９を下層導体２および３の何れにも損湯′ｔ−与えるこ
となく形成し得るようになり、薄膜抵抗回路の多層化構
造を容易に実現せしめ得る。すなわち、抵抗体および導
体それぞれの面積占有率を極端におとすことなく、余裕
ある形状および大きさを以ってそれぞれを限らｎた小さ
な基板内に収容することが可能となる。従って、抵抗体
の耐電力容量、抵抗値稍度および経年変化等の安定性並
ひに配線抵抗の犬ささを全く損うことなく薄膜抵抗の高
筐度化を達成し得る。本実施例の構造はつぎの方法によ
れば容易に製造することができる。
ならないようポリイミド系樹脂膜１１上に抵抗体パター
ン８を設けることによって、抵抗値調整用切削パターン
９を下層導体２および３の何れにも損湯′ｔ−与えるこ
となく形成し得るようになり、薄膜抵抗回路の多層化構
造を容易に実現せしめ得る。すなわち、抵抗体および導
体それぞれの面積占有率を極端におとすことなく、余裕
ある形状および大きさを以ってそれぞれを限らｎた小さ
な基板内に収容することが可能となる。従って、抵抗体
の耐電力容量、抵抗値稍度および経年変化等の安定性並
ひに配線抵抗の犬ささを全く損うことなく薄膜抵抗の高
筐度化を達成し得る。本実施例の構造はつぎの方法によ
れば容易に製造することができる。
第３図１ａｌ〜ｔｄｌは本発明にη・かる薄膜抵抗回路
全製造する場合の一工程順序図である。すなわち、まず
第３図ｔａｌに示すようにシリコン基板１上に熱酸化で
二酸化シリコン（Ｓｉ（Ｊ２）映１０を１μｍｎ厚に形
成後、下層導体涙（アルミニウム）１２をマグネトロン
・スパッタ法で膜厚的１．４μｍに成膜する。
全製造する場合の一工程順序図である。すなわち、まず
第３図ｔａｌに示すようにシリコン基板１上に熱酸化で
二酸化シリコン（Ｓｉ（Ｊ２）映１０を１μｍｎ厚に形
成後、下層導体涙（アルミニウム）１２をマグネトロン
・スパッタ法で膜厚的１．４μｍに成膜する。
この中間工程導体膜１２を第３図（−の如く公知の７オ
トレジスト技甫を用いてパターニングし、下層導体パタ
ーン２および３をそれぞれ形成する。
トレジスト技甫を用いてパターニングし、下層導体パタ
ーン２および３をそれぞれ形成する。
この除用いるアルミ膜のエンチング液はリン酸系エッチ
ャントでよい。ついで、スピンφオン法でポリイミド系
樹脂膜１１を最終膜厚］、２μｍとなる条件で塗イ５し
温度１３５℃で２０分間チェアーを行なう。ここで再び
レジストを塗布してスルーホール６および７を形成する
ためのパターン露光を行ない、このポジレジストの現象
と同時に同じ現ｆ４！ａを用いてポリイミド系樹脂膜１
１のエツチングを行なえばスルーホール６および７が形
成される。このとき温度３００℃で３０分間ポリイミド
系樹脂膜１１を完全キーアーｌすれば第３図（Ｃ）の構
造のものとなる。ついでリンば系エッチャントでスルー
ホール６および７近傍のアルミ膜表面を前処理してから
抵抗体被膜（Ｔａ２−Ｎ）１３および上ｊ−尋鉢体被膜
アルミニウム）１４を２０ＯＡおよび１４０００Ａの厚
さにそれぞれ成映し、公知のフォトレジスト法で抵抗体
パターン８および上層導体パターン４，５をぞれぞ１し
形成する。この際、エノナヤントはフッ酸系およびリン
は系エッチャトをそれぞれ使用する。ここで、抵抗体パ
ターン８に対しでは温度２８５℃下約７時間の熱処理を
行ない、更に抵抗値調整部をレーザー・トリミング法で
切削して抵抗値をｆＲ調整する。すなわち、抵抗値調整
用切削パターン９を形成する。この場合、抵抗値調整部
の下には下層導体パターン２および３が１ｏ１れも配置
されていないので、抵抗体パターン８とポリイミド系樹
脂膜１１を通過して基板１面に達するレーサー光が下層
導体に損湯を与えることはない。従って、この抵抗回路
チップをリードフレーム上にエポキシ糸樹脂を使ってマ
ウントし、さらにリードフレームと抵抗回路素子との間
をホンディングで接続してトランスファー・モールド樹
脂で封止すればＳＩＰまたはＤｉｐ型の抵抗回路素子が
完成される。以上の説明では、基板１にシリコン基板を
用いたが、アルミナその他の絶Ｒ基板を用いでもよく、
また、ポリイミド系樹脂以外でも可撓性を有する絶縁膜
であｎはこれに代えて用いても何等差支えない。
ャントでよい。ついで、スピンφオン法でポリイミド系
樹脂膜１１を最終膜厚］、２μｍとなる条件で塗イ５し
温度１３５℃で２０分間チェアーを行なう。ここで再び
レジストを塗布してスルーホール６および７を形成する
ためのパターン露光を行ない、このポジレジストの現象
と同時に同じ現ｆ４！ａを用いてポリイミド系樹脂膜１
１のエツチングを行なえばスルーホール６および７が形
成される。このとき温度３００℃で３０分間ポリイミド
系樹脂膜１１を完全キーアーｌすれば第３図（Ｃ）の構
造のものとなる。ついでリンば系エッチャントでスルー
ホール６および７近傍のアルミ膜表面を前処理してから
抵抗体被膜（Ｔａ２−Ｎ）１３および上ｊ−尋鉢体被膜
アルミニウム）１４を２０ＯＡおよび１４０００Ａの厚
さにそれぞれ成映し、公知のフォトレジスト法で抵抗体
パターン８および上層導体パターン４，５をぞれぞ１し
形成する。この際、エノナヤントはフッ酸系およびリン
は系エッチャトをそれぞれ使用する。ここで、抵抗体パ
ターン８に対しでは温度２８５℃下約７時間の熱処理を
行ない、更に抵抗値調整部をレーザー・トリミング法で
切削して抵抗値をｆＲ調整する。すなわち、抵抗値調整
用切削パターン９を形成する。この場合、抵抗値調整部
の下には下層導体パターン２および３が１ｏ１れも配置
されていないので、抵抗体パターン８とポリイミド系樹
脂膜１１を通過して基板１面に達するレーサー光が下層
導体に損湯を与えることはない。従って、この抵抗回路
チップをリードフレーム上にエポキシ糸樹脂を使ってマ
ウントし、さらにリードフレームと抵抗回路素子との間
をホンディングで接続してトランスファー・モールド樹
脂で封止すればＳＩＰまたはＤｉｐ型の抵抗回路素子が
完成される。以上の説明では、基板１にシリコン基板を
用いたが、アルミナその他の絶Ｒ基板を用いでもよく、
また、ポリイミド系樹脂以外でも可撓性を有する絶縁膜
であｎはこれに代えて用いても何等差支えない。
以上詳細に説明したように、本発明によれば、抵抗体パ
ターンおよび導体パターンを基板上に多層化して容易に
配置・形成できるので、抵抗体および導体パターンの面
ａｉｔ を単層型の偶成に比べて、充分に広く設定する
ことができる。便って抵抗体の耐電カニ？ｊｉｋ、抵抗
値精度および経年変化等の女定性を全く損うことなく薄
Ｉｉａ抵抗回路の高密度化が達成でき混成集積回路装置
の高集積化に対して大きな効果を襲することができる。
ターンおよび導体パターンを基板上に多層化して容易に
配置・形成できるので、抵抗体および導体パターンの面
ａｉｔ を単層型の偶成に比べて、充分に広く設定する
ことができる。便って抵抗体の耐電カニ？ｊｉｋ、抵抗
値精度および経年変化等の女定性を全く損うことなく薄
Ｉｉａ抵抗回路の高密度化が達成でき混成集積回路装置
の高集積化に対して大きな効果を襲することができる。
第１図および第２図はそれぞれ本発明の一実施例を不す
薄膜抵抗回路の平面図およびその八−へ′断面図、第３
図ｔａｒ〜ｔｄｌは本発明にかかる薄膜抵抗回路を製造
する場合の一工程順序図である。 １・・・・・・シリコン基板、２，３・・・・・・下層
導体パターン、４，５・・・・・・上層導体パターン、
６，７・・・・・・スルｍ−ホール、８・・・・・・抵
抗体パターン、９・・・・・・砿抗調整用切口ｕパター
ン、１０・・・・・・シリコン基板膜（ＳｉＯ２）、１
１・・・・・・ポリイミド系樹脂膜、１２・・・・・・
下層導体中間工程被膜、１３・・・・・・抵抗体中間工
程被覆、１４・・・・・・上層専体中間工程被ｒＬ代理
人 弁理士 内 原 皆 プ ・・・ シリコン基板 ｇ゛−１ｆｉ
、（１−ハ盈−ンク、３・−￥一層４彬吃パターン
ｑパ°１＼非Ｇ亥詠斃用亡η距］ハツーン４５−・
、ヒ層４１本ハ゛ターン 乙、７・・・スル−水−１し ｆ−・シリコン茶侑久 ？・・町択す庄イ
オノゾターンｆ、３・−・千層和パターン ｑ−・イ
因オ走値玄距些用ａ）育すパターン４Ｓ−・、Ｌメ＃４
＃ハＯターン メθ−シリコンｔφオく月デ（ｓ＝Ｏ
Ｊ乙７・・スルー・寸、−ル ／ブ゛寸Ｊすξ
イド系＃ｆ脂財（（ａ） （ｂ） ８３囚 第３囚 ｆ２・−・下層４冴寸閂工昔痕梗 ｆ３・−抵抗イオず翻工姓釜腋
薄膜抵抗回路の平面図およびその八−へ′断面図、第３
図ｔａｒ〜ｔｄｌは本発明にかかる薄膜抵抗回路を製造
する場合の一工程順序図である。 １・・・・・・シリコン基板、２，３・・・・・・下層
導体パターン、４，５・・・・・・上層導体パターン、
６，７・・・・・・スルｍ−ホール、８・・・・・・抵
抗体パターン、９・・・・・・砿抗調整用切口ｕパター
ン、１０・・・・・・シリコン基板膜（ＳｉＯ２）、１
１・・・・・・ポリイミド系樹脂膜、１２・・・・・・
下層導体中間工程被膜、１３・・・・・・抵抗体中間工
程被覆、１４・・・・・・上層専体中間工程被ｒＬ代理
人 弁理士 内 原 皆 プ ・・・ シリコン基板 ｇ゛−１ｆｉ
、（１−ハ盈−ンク、３・−￥一層４彬吃パターン
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イド系＃ｆ脂財（（ａ） （ｂ） ８３囚 第３囚 ｆ２・−・下層４冴寸閂工昔痕梗 ｆ３・−抵抗イオず翻工姓釜腋
Claims (1)
- 回路素子載置用基板と、前記回路素子載置用基板上に
形成される下層導体パターンと、前記下層導体パターン
上を被覆する可撓性絶縁樹脂膜と、前記可撓性絶縁樹脂
膜上に前記下層導体パターンと少なくとも抵抗値調整用
切削パターンが重らないように形成される抵抗体パター
ンと、前記可撓性絶縁樹脂膜に設けられスルー・ホール
を介し前記下層導体パターンおよび抵抗体パターンとそ
れぞれ回路接続される上層導体パターンとからなる薄膜
抵抗回路を備えることを特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10982486A JPS62265750A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10982486A JPS62265750A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265750A true JPS62265750A (ja) | 1987-11-18 |
Family
ID=14520139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10982486A Pending JPS62265750A (ja) | 1986-05-13 | 1986-05-13 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2400751A (en) * | 2003-04-14 | 2004-10-20 | Agilent Technologies Inc | A thin film resistor device |
-
1986
- 1986-05-13 JP JP10982486A patent/JPS62265750A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2400751A (en) * | 2003-04-14 | 2004-10-20 | Agilent Technologies Inc | A thin film resistor device |
| JP2004320014A (ja) * | 2003-04-14 | 2004-11-11 | Agilent Technol Inc | 薄膜抵抗体素子 |
| GB2400751B (en) * | 2003-04-14 | 2006-05-31 | Agilent Technologies Inc | Thin-film resistor device |
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