JPH02309695A - 多層回路基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、多層回路基板に関するもので、特に、抵抗
器部分を備える多層回路基板に関するものである。

［従来の技術〕 電子機器の小型化を図るため、電子回路の高密度実装化
が急速に進められている。これに応えるべく、電子部品
の小型化、チップ化が進められているが、小型化に対し
ては、マウンタの精度などの問題から、自ずと限界があ
る。したがって、電子回路のさらなる高密度実装化にあ
たっては、たとえばセラミックからなる多層回路基板の
内部または表面に、コンデンサ、インダクタ、抵抗器な
どの受動部品を内蔵したり、表面から突出しないように
設けたりする手法をとるにまで至っている。

［発明が解決しようとする課題］ しかしながら、受動部品を基板に単に組込むだけでは、
得られた回路の歩留りが低くなってしまう。たとえば、
良品率９９％の抵抗器を１０個内蔵すると、歩留りは９
０％になり、１００個内蔵すると、歩留りは５０％近く
にまで低下してしまう。

そこで、この発明の目的は、高密度実装の要求に応える
ことができるとともに、歩留りの低下を防止できる、抵
抗器部分を備える多層回路基板を提供することである。

［課題を解決するための手段］ この発明にかかる多層回路基板は、抵抗器部分を与える
ため、表面に露出した状態で形成された抵抗体を備える
。また、この抵抗体に対する電気接続部は、多層回路基
板の内部に形成される。

［作用］ この発明にかかる多層回路基板において、表面に露出し
た状態で形成された抵抗体を、レーザビームなどにより
トリミングすることにより、抵抗体が与える抵抗値を、
多層回路基板を得た後で調整することができる。

［発明の効果］ したがって、この発明によれば、多層回路基板が得られ
た後で、表面に露出している抵抗体をトリミングして、
抵抗値の調整を行なうことができるので、多層回路基板
の歩留りを向上させることができる。

また、抵抗体に対する電気接続部が多層回路基板の内部
に形成されるので、このような多層回路基板は、高密度
実装の要求に応えることができる。

［実施例］ 第１図には、この発明の一実施例にかかる多層回路基板
１の一部が断面図で示されている。

多層回路基板１は、複数のセラミック層２を備える。こ
のような多層回路基板１において、破線で囲むように、
たとえば２つの抵抗器部分３，４が形成されている。抵
抗器部分３，４は、それぞれ、多層回路基板１の表面に
露出した状態で形成された表面抵抗体５，６、ならびに
これら表面抵抗体５．６の各々に電気的に接続されバイ
アホール内に形成されたバイアホール抵抗体７，８およ
び９，１０を備える。

バイアホール抵抗体７．８．　９．　１０は、セラミッ
ク層２間に形成された配線部１１．　１２．　１３．１
４にそれぞれ接続される。なお、各配線部１１〜１４は
、必ずしも異なる層に形成される必要はない。また、こ
れら配線部１１，１２．１３゜１４に接続される他の電
気要素については図示が省略されている。

このような多層回路基板１を製造するにあたり、セラミ
ック層２のために、Ｂａ０ＳＡ１２０ａ、５ｉ０２など
を主成分とし、中性雰囲気中、９５０℃で焼成できるセ
ラミックグリーンシートが用意される。このようなセラ
ミックグリーンシートに、必要な抵抗体５〜１０および
配線部１１〜１４を与えるべく、抵抗体ペーストまたは
導電体ペーストを印刷等により形成する。抵抗体５〜１
０のための抵抗体ペーストとしては、たとえばホウ化ラ
ンタンを主成分とするものが用いられる。他方、配線部
１１〜１４のための導電体ペーストとしては、たとえば
銅を主成分とするものが用いられる。そして、上述のよ
うに得られたセラミックグリーンシートは、積層され、
次いで、一体に焼成される。

このようにして得られた多層回路基板１において、たと
えば、配線部１１．１２の延長上の適当な部分で抵抗器
部分３によって与えられる抵抗値を測定しながら、レー
ザ、サンドブラストなどの方法により、表面に露出した
表面抵抗体５をトリミングすることにより、抵抗値の調
整を行なうことができる。同様に、抵抗器部分４におい
ても、配線部１３．１４の延長上の適当な部分で抵抗値
を測定しながら、表面にある表面抵抗体６をトリミング
することにより、その抵抗値を調整することができる。

この発明によって可能とされる高密度実装について、第
２図および第３図を参照して説明する。

これらの図面は、同一縮尺で描かれている。また、第２
図は、この発明の場合を示し、第３図は、通常のプリン
ト回路基板１５上にチップ抵抗器１６を搭裁した場合を
示している。いずれの場合においても、４つの抵抗器を
含んでいる。

第２図において、多層回路基板１７には、４つの抵抗器
部分の少なくとも一部をそれぞれ形成するものであって
表面に露出している表面抵抗体１８が図示されており、
これら表面抵抗体１８の各々に関連してバイアホール１
９，２０が図示されている。

他方、第３図においては、プリント回路基板１５上に、
ランド配線部２１が形成され、これらランド配線部２１
に電気的に接続された状態で、チップ抵抗体１６が搭載
されている。

第２図と第３図との対比かられかるように、この発明に
かかる多層回路基板１７は、チップ抵抗器１６をプリン
ト回路基板１５上に搭裁した場合に比べて、その面積を
小さくすることができる。

その理由は、まず、第３図に示したランド配線部２１が
不要なためである。また、第３図に示すように、ディス
クリートなチップ抵抗器１６を用いる場合、その取扱い
上、チップ抵抗器１６自身にある程度の寸法が必要であ
り、また、これらチップ抵抗器１６相互間の間隔につい
ても、ある程度の大きさが必要であるが、第２図に示す
ように、多層回路基板１７に組入れた状態で表面抵抗体
１８を含む抵抗器部分を形成すると、取扱い上の問題に
遭遇することはなく、多層回路基板１７によって与えら
れる面積を効率良く抵抗体形成のための領域として用い
ることができるからである。また、第２図に示した多層
回路基板１７によれば、抵抗器部分に必要とされる抵抗
体の一部を、バイアホール１９，２０内にも形成するこ
とができる。

このことも、第２図に示した多層回路基板１７が、第３
図に示したプリント回路基板１５に比べて、面積をより
小さくできる理由となる。

なお、前述した実施例では、セラミック層を構成するセ
ラミックとして、中性雰囲気で焼成可能なものを用い、
導電体として、銅を主成分とするものを用い、抵抗体し
て、ホウ化ランタンを主成分とするものを用いたが、セ
ラミックとして、酸化性雰囲気で焼成可能なものを用い
ながら、導電体として、銀または銀−パラジウムを主成
分とするものを用い、抵抗体として、酸化ルテニウム系
サーメットを主成分とするものを用いてもよい。

さらに、このような材料は、具体的に例示したもののほ
か、他のものを用いることもできる。

また、第１図に示した多層回路基板１においては、バイ
アホールに抵抗体７〜１ｏを形成したが、これらバイア
ホールのすべてまたは一部に導電体を形成するようにし
てもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例にががる多層回路基板１
の一部を示す断面図である。第２図および第３図は、こ
の発明の詳細な説明するための図解的平面図であって、
第２図は、この発明にががる多層回路基板１７を示し、
第３図は、プリント回路基板１５上にチップ抵抗器１６
を搭載した場合を示している。 図において、１．１７は多層回路基板、２はセラミック
層、３，４は抵抗器部分、５．６．　１８は表面抵抗体
、７，８，９．１０はバイアホール抵抗体、１１，１２
，１３．１４は配線部、１９゜２０はバイアホールであ
る。 ｔｂｚ：ｔｔｂ

Claims (1)

【特許請求の範囲】
1. 　表面に露出した状態で形成された抵抗体を備え、前記
   抵抗体に対する電気接続部が内部に形成された、多層回
   路基板。